JP5565859B2

JP5565859B2 - Delta Sigma AD converter

Info

Publication number: JP5565859B2
Application number: JP2010117959A
Authority: JP
Inventors: 佳隆村坂; 俊文今村; 穆岩田
Original assignee: A-R-TEC CORP.
Current assignee: A-R-TEC CORP.
Priority date: 2010-05-24
Filing date: 2010-05-24
Publication date: 2014-08-06
Anticipated expiration: 2030-05-24
Also published as: JP2011249893A; WO2011148605A1

Description

本発明は、デルタシグマＡＤ変換器、特にスイッチトキャパシタ回路を用いたデルタシグマＡＤ変換器に関するものである。 The present invention relates to a delta sigma AD converter, and more particularly to a delta sigma AD converter using a switched capacitor circuit.

無線通信分野やオーディオ分野では、広い信号帯域で且つ高い信号対雑音比をもつアナログ−ディジタル変換器（以降ＡＤ変換器）が要求される。特に、携帯機器に用いられるＡＤ変換器には電力供給源のバッテリーの制約があるために低消費電力である事が求められるが、この用途としてデルタシグマ技術を用いたデルタシグマＡＤ変換器が多く用いられる。 In the wireless communication field and the audio field, an analog-digital converter (hereinafter referred to as an AD converter) having a wide signal band and a high signal-to-noise ratio is required. In particular, AD converters used in portable devices are required to have low power consumption due to restrictions on the battery of the power supply source. For this purpose, there are many delta-sigma AD converters using delta-sigma technology. Used.

デルタシグマＡＤ変換器は、１つ以上の積分器で構成されたループフィルタと、前記のループフィルタの出力をディジタル化して出力する量子化器と、前記の量子化器の出力信号をフィードバックするためのディジタル−アナログ変換器（以降はＤＡ変換器と記す）からなる。 The delta-sigma A / D converter is a loop filter composed of one or more integrators, a quantizer that digitizes and outputs the output of the loop filter, and feedback of the output signal of the quantizer Digital-analog converter (hereinafter referred to as a DA converter).

デルタシグマＡＤ変換器の次数はループフィルタを構成する積分器の数で決まり、量子化器のビット数で量子化ビット数が決まる。 The order of the delta sigma AD converter is determined by the number of integrators constituting the loop filter, and the number of quantization bits is determined by the number of bits of the quantizer.

ループフィルタで用いられる積分器を実現する方法として、時連続型の回路を用いる方法、離散時間型の回路、特にスイッチトキャパシタ回路を用いる方法、またはこれら２つを併用して用いる方法がある。 As a method for realizing the integrator used in the loop filter, there are a method using a time-continuous circuit, a method using a discrete-time circuit, particularly a switched capacitor circuit, or a method using these two in combination.

デルタシグマＡＤ変換器の量子化雑音の電力Ｐｅの理論式は、フルスケール電圧をＶＦＳ、１ＬＳＢに相当する電圧値をΔ、量子化ビット数をＭ、ループフィルタの次数をＮ、サンプリング周波数をｆｓ、信号帯域をｆｂとすると（数１）で表せる。信号帯域を広げつつ量子化雑音を低下させるには、量子化ビット数を増加させる、ループフィルタの次数を増加させる、サンプリング周波数を上昇させる必要がある。

The theoretical expression of the quantization noise power Pe of the delta sigma AD converter is as follows: full scale voltage is VFS, Δ is a voltage value corresponding to 1LSB, M is the number of quantization bits, N is the order of the loop filter, and fs is the sampling frequency. If the signal band is fb, it can be expressed as (Equation 1). In order to reduce the quantization noise while expanding the signal band, it is necessary to increase the number of quantization bits, increase the order of the loop filter, and increase the sampling frequency.

量子化ビット数とループフィルタの次数を増やすと量子化雑音は低下するが、回路が複雑になり、且つ回路規模が大きくなるので、現実的には量子化ビット数は高々４ビット、ループフィルタの次数は５次程度におさえてサンプリング周波数を上昇させて量子化雑音を低下させる。 When the number of quantization bits and the order of the loop filter are increased, the quantization noise is reduced. However, the circuit becomes complicated and the circuit scale increases, so in reality, the number of quantization bits is at most 4 bits. The order is suppressed to about the fifth order, and the sampling frequency is increased to reduce the quantization noise.

スイッチトキャパシタ回路で構成された積分器を用いたデルタシグマＡＤ変換器の場合、サンプリング周波数を上昇させた状態でもセトリング精度を確保する必要があるため、高速にセトリング動作する積分器が必要になる。高速なセトリング動作が可能な積分器を実現するためには、積分器を構成するオペアンプの消費電力が増加するため、低消費電力が求められる用途での使用が困難になる。 In the case of a delta-sigma AD converter using an integrator configured by a switched capacitor circuit, it is necessary to ensure the settling accuracy even when the sampling frequency is increased, and thus an integrator that performs a settling operation at high speed is required. In order to realize an integrator capable of high-speed settling operation, the power consumption of the operational amplifier constituting the integrator increases, making it difficult to use in applications where low power consumption is required.

（０００８）で示した問題を解決するために、（特許文献１）、（特許文献２）、（特許文献３）および（非特許文献１）に示されるような、１クロック周期に２回のサンプリングと積分動作を行うダブルサンプリング技術が用いられる。 In order to solve the problem shown in (0008), as shown in (Patent Document 1), (Patent Document 2), (Patent Document 3), and (Non-Patent Document 1) A double sampling technique that performs sampling and integration is used.

（特許文献１）では、シングルサンプル型のスイッチトキャパシタ回路を２つ設けて、前記の２つの回路の動作タイミングを１クロック周期の半分ずらして動かすことで実現している。 In (Patent Document 1), two single-sampled switched capacitor circuits are provided, and the operation timings of the two circuits are shifted by one half of one clock cycle.

（特許文献２）、（特許文献３）および（非特許文献１）では、入力信号を積分するための入力回路はシングルサンプル型のスイッチトキャパシタ回路を２つ設けた構成で、ＤＡ変換器にＦｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を用いることで実現している。
In (Patent Document 2), (Patent Document 3), and (Non-Patent Document 1), an input circuit for integrating an input signal has a configuration in which two single-sampled switched capacitor circuits are provided, and a DA converter has a Fully. This is realized by using a double-sampled switched capacitor circuit having a floating configuration.

特開２００８−６７１８１号公報JP 2008-67181 A 米国特許６１８４８１１US Pat. No. 6,184,811 米国特許７２８００６６US Pat. No. 7280066 米国特許４９９４８０５US Pat. No. 4,994,805 米国特許４９３９５１６US Pat. No. 4,939,516 米国特許５０３９９８９U.S. Pat. 米国特許６２０１８３５US Pat. No. 6,201,835

ＤａｎｉｅｌＳｅｎｄｅｒｏｗｉｃｚ，ｅｔａｌ．， “Ｌｏｗ−ＶｏｌｔａｇｅＤｏｕｂｌｅ−Ｓａｍｐｌｅｄｄｅｌｔａ−ｓｉｇｍａＣｏｎｖｅｒｔｅｒｓ，” ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ｓｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．３２，ｐｐ．１９０７−１９１９，Ｄｅｃ．１９９７．Daniel Senderowicz, et al. “Low-Voltage Double-Sampled delta-sigma Converters,” IEEE Journal of Solid-state Circuits, vol. 32, pp. 1907-1919, Dec. 1997.

（特許文献１）、（特許文献２）、（特許文献３）および（非特許文献１）のダブルサンプル技術を用いたデルタシグマＡＤ変換器では、積分器のＤＡ変換器に用いる素子の製造偏差、もしくは積分器に用いるオペアンプの製造偏差により生じる入力オフセット電圧により、量子化雑音が増加する問題がある。前記の問題により、量子化雑音の小さい高精度なデルタシグマＡＤ変換器を設計する際にはダブルサンプル技術を用いることができず、サンプリング周波数ｆｓを増加させる事が必要になり、消費電力の増加を招いていた。 In the delta-sigma AD converter using the double sample technique of (Patent Document 1), (Patent Document 2), (Patent Document 3), and (Non-Patent Document 1), the manufacturing deviation of elements used for the DA converter of the integrator Alternatively, there is a problem that quantization noise increases due to an input offset voltage caused by a manufacturing deviation of an operational amplifier used for an integrator. Due to the above problem, the double sampling technique cannot be used when designing a high-precision delta-sigma AD converter with a small quantization noise, and it is necessary to increase the sampling frequency fs, resulting in an increase in power consumption. Was invited.

（特許文献１）のように、ＤＡ変換器としてシングルサンプル型のスイッチトキャパシタ回路を２つ設ける場合、前記の２つの回路の利得の誤差が問題になる。図表を用いて説明する。 When two single-sampled switched capacitor circuits are provided as DA converters as in (Patent Document 1), a gain error between the two circuits becomes a problem. This will be described using a chart.

（図１）に量子化ビット数が１のデルタシグマＡＤ変換器の積分器を示す。入力端子ＶＩＰとＶＩＭ、出力端子ＶＯＰ、ＶＯＭをもち、ＯＰＡＭＰの記号で示したオペアンプ（以降はオペアンプと記す）と、積分容量ＣＨａとＣＨｂ、入力回路３−１と、入力部がクロスカップルド構成のシングルサンプル型のスイッチトキャパシタ回路であるＤＡ変換器３−２ａと３−２ｂおよび前記のＤＡ変換器の入力端子のＤＡ＿ＩＮＰＵＴ（以降はＤＡ＿ＩＮＰＵＴと記す）からなる。
入力端子ＶＩＰとＶＩＭはそれぞれ入力回路３−１の入力端子Ｉ＿ＩＰとＩ＿ＩＭに接続する。前記の２つのＤＡ変換器には、リファレンス電圧ＶＲＥＦＰとＶＲＥＦＭを供給する。ＤＡ変換器３−２ａと３−２ｂの出力端子ＤＡ＿ＯＰとＤＡ＿ＯＭ、および入力回路３−１の出力端子Ｉ＿ＯＰとＩ＿ＯＭは、それぞれノードＶＩＰＸとＶＩＭＸに接続し、ノードＶＩＰＸと出力端子ＶＯＭの間に積分容量ＣＨａ、ノードＶＩＭＸと出力端子ＶＯＰの間に積分容量ＣＨｂを設ける。オペアンプの入力端子（ＩＮ＋）と（ＩＮ−）はそれぞれノードＶＩＰＸとＶＩＭＸに接続し、オペアンプの出力端子（ＯＵＴ＋）と（ＯＵＴ−）はそれぞれ出力端子ＶＯＰとＶＯＭに接続する。前記のオペアンプと前記の積分容量で構成された回路により、前記の入力回路の出力と、前記のＤＡ変換器の出力の差分を積分する。
ノードＶＩＰＸとＶＩＭＸの電圧は、理想的な状態ではオペアンプにより仮想短絡されるためほぼ等しい電圧になるが、オペアンプには入力オフセット電圧ＶＯＦＦＳＥＴが存在するので、ノードＶＩＰＸの電圧はノードＶＩＭＸの電圧よりもＶＯＦＦＳＥＴだけ高くなる。 FIG. 1 shows an integrator of a delta-sigma AD converter having a quantization bit number of 1. An operational amplifier (hereinafter referred to as an operational amplifier) indicated by the symbol OPAMP, an integration capacitor CHa and CHb, an input circuit 3-1, and an input unit are cross-coupled, having input terminals VIP and VIM, and output terminals VOP and VOM. DA converters 3-2a and 3-2b, which are single-sampled switched capacitor circuits, and DA_INPUT (hereinafter referred to as DA_INPUT) of the input terminals of the DA converter.
The input terminals VIP and VIM are respectively connected to the input terminals I_IP and I_IM of the input circuit 3-1. Reference voltages VREFP and VREFM are supplied to the two DA converters. The output terminals DA_OP and DA_OM of the DA converters 3-2a and 3-2b and the output terminals I_OP and I_OM of the input circuit 3-1 are connected to the nodes VIPX and VIMX, respectively, and are integrated between the node VIPX and the output terminal VOM. An integration capacitor CHb is provided between the capacitor CHa, the node VIMX, and the output terminal VOP. The operational amplifier input terminals (IN +) and (IN−) are connected to nodes VIPX and VIMX, respectively, and the operational amplifier output terminals (OUT +) and (OUT−) are connected to output terminals VOP and VOM, respectively. The difference between the output of the input circuit and the output of the DA converter is integrated by a circuit composed of the operational amplifier and the integration capacitor.
In an ideal state, the voltages of the nodes VIPX and VIMX are virtually equal because they are virtually short-circuited by the operational amplifier. However, since the operational amplifier has the input offset voltage VOFFSET, the voltage of the node VIPX is higher than the voltage of the node VIMX. Increases by VOFFSET.

（図２）（ｂ）に（図１）の積分器のタイミングチャートを示す。また、比較のためにシングルサンプル技術でのタイミングチャートを（図２）（ａ）に示す。（図２）のクロックＣＬＫ１およびクロックＣＬＫ２は、スイッチの導通と遮断を制御するバイナリ信号で、“ＨＩ”の状態を示す“１”と、“ＬＯＷ”の状態を示す“０”の２値をとる。前記のクロックＣＬＫ１およびクロックＣＬＫ２は、周期が（図２）の１クロック周期である矩形波で、“１”と“０”の状態を繰り返し、また前記のクロックＣＬＫ１およびクロックＣＬＫ２は同時に“１”の状態にならない。（図２）では、例としてクロックＣＬＫ１とクロックＣＬＫ２のデューティ比は５０対５０で、それぞれ１クロック周期の半分の期間“１”の状態になる場合を示すが、デューティ比は５０対５０でなくてもよい。 (FIG. 2) (b) shows a timing chart of the integrator of (FIG. 1). For comparison, a timing chart in the single sample technique is shown in FIG. The clock CLK1 and the clock CLK2 in FIG. 2 are binary signals for controlling the conduction and interruption of the switch, and have two values of “1” indicating the “HI” state and “0” indicating the “LOW” state. Take. The clock CLK1 and the clock CLK2 are rectangular waves having a cycle of one clock (FIG. 2), and the states of “1” and “0” are repeated. The clock CLK1 and the clock CLK2 are simultaneously “1”. It does not become the state of. In FIG. 2, as an example, the duty ratio of the clock CLK1 and the clock CLK2 is 50:50, and each of them is in a state of “1” that is a half of one clock cycle, but the duty ratio is not 50:50. May be.

（図２）（ａ）で示したシングルサンプル技術では、ＤＡ変換器に１クロック周期に１回だけデータを入力し、１回のサンプリング動作と積分動作を行うため、ＤＡ変換器３−２ｂが無い状態である。（図２）（ｂ）のダブルサンプル技術では、ＤＡ変換器に１クロック周期に２回のデータを入力する。前記のデータに対応するためにＤＡ変換器３−２ｂを追加して、１クロック周期の半分だけ動作タイミングをずらして動かすことで１クロック周期に２回サンプリング動作と積分動作を実現している。すなわち、ダブルサンプル技術でのサンプリング周波数ｆｓは１／クロック周期の２倍になる。 (FIG. 2) In the single sample technique shown in FIG. 2A, since data is input to the DA converter only once in one clock cycle and sampling operation and integration operation are performed once, the DA converter 3-2b There is no state. (FIG. 2) In the double sample technique of FIG. 2 (b), data is input to the DA converter twice in one clock cycle. In order to cope with the data, a DA converter 3-2b is added and the operation timing is shifted by a half of one clock cycle to move the sampling operation and integration operation twice in one clock cycle. That is, the sampling frequency fs in the double sample technique is 1 / twice the clock period.

また、（図２）では、シングルサンプル技術とダブルサンプル技術とでサンプル動作と積分動作に割り当てられている時間には差がない。すなわち、シングルサンプル技術に比べてダブルサンプル技術では、回路に要求される動作速度が変化しないで、サンプリング周波数が２倍になる事を示している。 In FIG. 2, there is no difference in the time allocated to the sample operation and the integration operation between the single sample technique and the double sample technique. That is, the double sample technique shows that the operation speed required for the circuit does not change and the sampling frequency is doubled as compared with the single sample technique.

ＤＡ変換器３−２ａは、クロックＣＬＫ１が“１”の時（以降は、ＣＬＫ１＝１の時、と記す）に、スイッチＳ１Ｄａ、Ｓ１Ｄｂ、Ｓ１ａ、Ｓ１ｂが導通してサンプル容量ＣＳ１ａ、ＣＳ１ｂにバイアス電圧ＶＩＣＭとリファレンス電圧ＶＲＥＦＰ、ＶＲＥＦＭに応じた電荷を蓄え、クロックＣＬＫ２が“１”の時（以降は、ＣＬＫ２＝１の時、と記す）にスイッチＳ２Ｄａ、Ｓ２Ｄｂと、スイッチＤ２ａ（−）、Ｄ２ｂ（−）またはスイッチＤ２ａ（＋）、Ｄ２ｂ（＋）が導通して積分容量ＣＨａ、ＣＨｂに電荷を転送する。スイッチＤ２ａ（−）、Ｄ２ｂ（−）とスイッチＤ２ａ（＋）、Ｄ２ｂ（＋）のどちらが導通するかは、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号により決定する。 When the clock CLK1 is “1” (hereinafter referred to as CLK1 = 1), the DA converter 3-2a conducts the switches S1Da, S1Db, S1a, and S1b and biases the sample capacitors CS1a and CS1b. Charges corresponding to the voltage VICM and the reference voltages VREFP and VREFM are stored, and when the clock CLK2 is “1” (hereinafter referred to as when CLK2 = 1), the switches S2Da and S2Db and the switches D2a (−) and D2b (−) Or the switches D2a (+) and D2b (+) are turned on to transfer charges to the integration capacitors CHa and CHb. Which of the switches D2a (−) and D2b (−) and the switches D2a (+) and D2b (+) is conductive is determined by a binary signal input to DA_INPUT.

ＤＡ変換器３−２ｂは、前記のＤＡ変換器３−２ａとは１クロック周期の半周期ずれた動作を行う。すなわちクロックＣＬＫ２＝１の時に、スイッチＳ２Ｄａ、Ｓ２Ｄｂ、Ｓ２ａ、Ｓ２ｂが導通してサンプル容量ＣＳ２ａ、ＣＳ２ｂにバイアス電圧ＶＩＣＭとリファレンス電圧ＶＲＥＦＰ、ＶＲＥＦＭに応じた電荷を蓄え、クロックＣＬＫ１＝１の時にスイッチＳ１Ｄａ、Ｓ１Ｄｂが導通し、スイッチＤ１ａ（−）、Ｄ１ｂ（−）またはスイッチＤ１ａ（＋）、Ｄ１ｂ（＋）が導通して積分容量ＣＨａ、ＣＨｂに電荷を転送する。ここで、スイッチＤ１ａ（−）、Ｄ１ｂ（−）とスイッチＤ１ａ（＋）、Ｄ１ｂ（＋）のどちらが導通するかは、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号により決定する。 The DA converter 3-2b performs an operation shifted from the DA converter 3-2a by a half cycle of one clock cycle. That is, when the clock CLK2 = 1, the switches S2Da, S2Db, S2a, and S2b are turned on to store charges corresponding to the bias voltage VICM and the reference voltages VREFP and VREFM in the sample capacitors CS2a and CS2b, and when the clock CLK1 = 1, the switch S1Da , S1Db is turned on, and the switches D1a (−), D1b (−) or the switches D1a (+), D1b (+) are turned on to transfer charges to the integration capacitors CHa, CHb. Here, which of the switches D1a (−) and D1b (−) and the switches D1a (+) and D1b (+) is conductive is determined by a binary signal input to DA_INPUT.

スイッチを制御するバイナリ信号が“１”の状態でスイッチが導通し、“０”の状態でスイッチが遮断すると定義すると、スイッチＤ１ａ（＋）、Ｄ１ｂ（＋）を制御するバイナリ信号は（数２）、スイッチＤ１ａ（−）、Ｄ１ｂ（−）を制御するバイナリ信号は（数３）で表せる。

If it is defined that the switch is turned on when the binary signal for controlling the switch is “1” and the switch is turned off when the binary signal is “0”, the binary signal for controlling the switches D1a (+) and D1b (+) ), The binary signal for controlling the switches D1a (−) and D1b (−) can be expressed by (Equation 3).

スイッチＤ２ａ（＋）、Ｄ２ｂ（＋）と、スイッチＤ２ａ（−）、Ｄ２ｂ（−）を制御する信号はそれぞれ（数４）（数５）で表せる。

Signals for controlling the switches D2a (+) and D2b (+) and the switches D2a (−) and D2b (−) can be expressed by (Equation 4) and (Equation 5), respectively.

サンプル容量ＣＳ１ａ、ＣＳ１ｂおよびサンプル容量ＣＳ２ａ、ＣＳ２ｂは等しい値に設計するが、製造偏差により誤差が生じる。前記の誤差をΔＣ１、ΔＣ２とおき、容量値をＣＳ１ａ＝ＣＳ＋ΔＣ１、ＣＳ１ｂ＝ＣＳ＋ΔＣ１およびＣＳ２ａ＝ＣＳ＋ΔＣ２、ＣＳ２ｂ＝ＣＳ＋ΔＣ２とおくと、ＣＳ１ａ、ＣＳ１ｂおよびＣＳ２ａ、ＣＳ２ｂに蓄えられる電荷は、それぞれ（ＣＳ＋ΔＣ１）（ＶＲＥＦＰ−ＶＩＣＭ）、（ＣＳ＋ΔＣ１）（ＶＲＥＦＭ−ＶＩＣＭ）、および（ＣＳ＋ΔＣ２）（ＶＲＥＦＰ−ＶＩＣＭ）、（ＣＳ＋ΔＣ２）（ＶＲＥＦＭ−ＶＩＣＭ）になる。クロックＣＬＫ１＝１の時、およびＣＬＫ２＝１の時に、前記のサンプル容量に蓄えられる電荷を差動信号として表記すると、それぞれ（数６）（数７）になる。

The sample capacities CS1a and CS1b and the sample capacities CS2a and CS2b are designed to have the same value, but an error occurs due to a manufacturing deviation. When the error is set as ΔC1 and ΔC2 and the capacitance values are set as CS1a = CS + ΔC1, CS1b = CS + ΔC1 and CS2a = CS + ΔC2, and CS2b = CS + ΔC2, the charges stored in CS1a, CS1b, CS2a and CS2b are (CS + ΔC1) ( VREFP-VICM), (CS + ΔC1) (VREFM-VICM), and (CS + ΔC2) (VREFP-VICM), (CS + ΔC2) (VREFM-VICM). When the clocks CLK1 = 1 and CLK2 = 1, the charges stored in the sample capacitors are expressed as differential signals, respectively, (Equation 6) and (Equation 7).

（数６）（数７）は、電荷量ＣＳ（ＶＲＥＦＰ−ＶＲＥＦＭ）に加えて、クロック周期に対して半周期毎に（ΔＣ１−ΔＣ２）（ＶＲＥＦＰ−ＶＲＥＦＭ）だけ変動する誤差の電荷が生じる事を示している。前記の誤差の電荷は、積分容量ＣＨａ、ＣＨｂの値ＣＨで割る事で、電圧の次元を持つ値になる。ここでは、前記の値をＤＡ変換器の利得の誤差と記す。ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号 “１”と“０”に対応するアナログ値がそれぞれ“１”と“−１”とすると、前記の利得の誤差とＤＡ＿ＩＮＰＵＴのバイナリ値に対応する前記のアナログ値を乗算することで、ＤＡ変換器の出力にあらわれる誤差の電圧になる。積分器は、前記のＤＡ変換器の出力を１クロック周期に２回積分する。前記の利得の誤差の時間変動はフーリエ級数で表す事ができ、前記の級数の１次項は（数８）で表せる。

In (Expression 6) and (Expression 7), in addition to the charge amount CS (VREFP−VREFM), an error charge that varies by (ΔC1−ΔC2) (VREFP−VREFM) every half period with respect to the clock period is generated. Is shown. The error charge is divided by the value CH of the integration capacitors CHa and CHb, and becomes a value having a voltage dimension. Here, the above value is described as an error of the gain of the DA converter. When the analog values corresponding to binary signals “1” and “0” input to DA_INPUT are “1” and “−1”, respectively, the gain error is multiplied by the analog value corresponding to the binary value of DA_INPUT. By doing so, an error voltage appears in the output of the DA converter. The integrator integrates the output of the DA converter twice in one clock cycle. The time variation of the gain error can be expressed by a Fourier series, and the first order term of the series can be expressed by (Expression 8).

ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号は、デルタシグマＡＤ変換器の出力なので、（図３）（ａ）に示した周波数スペクトラムのようにサンプリング周波数ｆｓの２分の１の周波数に大きな電力を持つ。（数８）の前記の利得の誤差の周波数スペクトラムは（図３）（ｂ）で示せる。（図３）（ａ）と（図３）（ｂ）を掛けあわせた結果がＤＡ変換器の出力にあらわれる誤差の電力（図３）（ｃ）になる。 Since the binary signal input to DA_INPUT is the output of the delta-sigma AD converter, it has a large power at a frequency that is half the sampling frequency fs as shown in the frequency spectrum shown in FIG. The frequency spectrum of the gain error in (Equation 8) can be shown in FIG. (FIG. 3) The result of multiplying (a) and (FIG. 3) (b) is the error power (FIG. 3) (c) appearing at the output of the DA converter.

すなわち（図３）（ａ）の電力が、（図３）（ｂ）の前記の利得の誤差によって、三角関数の積和の公式に従いｆｓ／２（Ｈｚ）− ｆｓ／２（Ｈｚ）＝０（Ｈｚ）と、ｆｓ／２（Ｈｚ）＋ｆｓ／２（Ｈｚ）＝ｆｓ（Ｈｚ）に変調されたスペクトラムが前記の誤差の電力（図３）（ｃ）になる。ｆｓ（Ｈｚ）近傍の電力は折り返し雑音として低周波に現れて、０（Ｈｚ）近傍の電力と加算されて信号帯域の量子化雑音が増加する。 That is, the power of (FIG. 3) (a) is fs / 2 (Hz) −fs / 2 (Hz) = 0 according to the formula of the product sum of the trigonometric functions due to the gain error of (FIG. 3) (b). The spectrum modulated to (Hz) and fs / 2 (Hz) + fs / 2 (Hz) = fs (Hz) becomes the power of the error (FIG. 3) (c). The power in the vicinity of fs (Hz) appears at low frequencies as aliasing noise, and is added to the power in the vicinity of 0 (Hz) to increase the quantization noise in the signal band.

（特許文献２）、（特許文献３）および（非特許文献１）のように、ＤＡ変換器としてＦｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を用いる方法がある。前記の方法により、容量の製造偏差により発生する利得の誤差の影響は無くなるが、トランジスタの製造偏差に起因するオペアンプの入力オフセット電圧がＤＡ変換器の利得の誤差を発生させて、量子化雑音が増加する。図表を用いて説明する。 As disclosed in (Patent Document 2), (Patent Document 3), and (Non-Patent Document 1), there is a method of using a double-sampled switched capacitor circuit having a Full-Floating configuration as a DA converter. Although the influence of the gain error caused by the manufacturing deviation of the capacitance is eliminated by the above method, the input offset voltage of the operational amplifier due to the manufacturing deviation of the transistor generates the gain error of the DA converter, and the quantization noise is generated. To increase. This will be described using a chart.

（図４）は（図１）のＤＡ変換器３−２ａと３−２ｂを、１クロック周期内に２回のサンプリングおよび電荷転送を行う、Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路のＤＡ変換器４−１に変更したものである。ＤＡ変換器４−１はＦｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成なので、ノードＶＩＰＸおよびＶＩＭＸの動作点が定まらないため、ここではノードＶＩＰＸおよびＶＩＭＸの電圧は別の方法でそれぞれＶＩＣＭ＋ＶＯＦＦＳＥＴ、ＶＩＣＭの値になることを想定する。 (FIG. 4) shows a double-sampled switched capacitor circuit having a Full-Floating configuration in which the DA converters 3-2a and 3-2b of FIG. 1 perform sampling and charge transfer twice in one clock cycle. It is changed to the DA converter 4-1. Since the DA converter 4-1 has a Full-Floating configuration, the operating points of the nodes VIPX and VIMX are not determined. Here, it is assumed that the voltages of the nodes VIPX and VIMX are values of VICM + VOFFSET and VICM, respectively, by another method. .

ＤＡ変換器４−１は、クロックＣＬＫ１＝１の時に、スイッチＳ１Ｄａ、Ｓ１ＤｂおよびスイッチＤＤａ（＋）、ＤＤｂ（＋）またはスイッチＤＤａ（−）、ＤＤｂ（−）が導通して、リファレンス電圧ＶＲＥＦＰ、ＶＲＥＦＭとノードＶＩＰＸ、ＶＩＭＸ間の電圧に応じた電荷を蓄え、ＣＬＫ２＝１の時にスイッチＳ２Ｄａ、Ｓ２Ｄｂと、スイッチＤＤａ（＋）、ＤＤｂ（＋）またはスイッチＤＤａ（−）、ＤＤｂ（−）が導通して積分容量Ｃｈａ、ＣＨｂに電荷を転送する。スイッチＤＤａ（＋）、ＤＤｂ（＋）とスイッチＤＤａ（−）、ＤＤｂ（−）のどちらが導通するかは、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号により決定する。 In the DA converter 4-1, when the clock CLK1 = 1, the switches S1Da and S1Db and the switches DDa (+) and DDb (+) or the switches DDa (−) and DDb (−) are turned on, and the reference voltage VREFP, Charge is stored according to the voltage between VREFM and nodes VIPX and VIMX, and switches S2Da and S2Db and switches DDa (+) and DDb (+) or switches DDa (−) and DDb (−) are conductive when CLK2 = 1. Then, charges are transferred to the integration capacitors Cha and CHb. Which of the switches DDa (+) and DDb (+) and the switches DDa (−) and DDb (−) is conductive is determined by a binary signal input to DA_INPUT.

スイッチＤＤａ（＋）、ＤＤｂ（＋）およびスイッチＤＤａ（−）、ＤＤｂ（−）を制御する信号はそれぞれ（数９）（数１０）で表せる。前記のスイッチはＤＡ＿ＩＮＰＵＴに入力するバイナリ信号で制御されるスイッチＤＡａ（＋）、ＤＡｂ（＋）およびスイッチＤＡａ（−）、ＤＡｂ（−）と、クロックＣＬＫ１＝１で導通するスイッチＳ１ａ、Ｓ１ｂ、およびクロックＣＬＫ２＝１で導通するスイッチＳ２ａ、Ｓ２ｂを用いて（図５）のように構成できる。また、前記のスイッチはサンプル容量ＣＳ３ａ、ＣＳ３ｂのオペアンプ側に配置するのみではなく、（図６）のようにＤＡ変換器のリファレンス電圧のＶＲＥＦＰ、ＶＲＥＦＭ側に配置してもよい。

Signals for controlling the switches DDa (+) and DDb (+) and the switches DDa (−) and DDb (−) can be expressed by (Equation 9) and (Equation 10), respectively. The switches are switches DAa (+) and DAb (+) and switches DAa (−) and DAb (−) controlled by a binary signal input to DA_INPUT, and switches S1a and S1b that are turned on by clock CLK1 = 1, and It can be configured as shown in FIG. 5 using switches S2a and S2b that are turned on when the clock CLK2 = 1. Further, the switch may be arranged not only on the operational amplifier side of the sample capacitors CS3a and CS3b but also on the VREFP and VREFM side of the reference voltage of the DA converter as shown in FIG.

ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“０”が連続する場合、（図７）に示すようにクロックＣＬＫ１＝１の時にスイッチＤＤａ（−）、ＤＤｂ（−）が導通し、クロックＣＬＫ２＝１の時にスイッチＤＤａ（＋）、ＤＤｂ（＋）が導通する。クロックＣＬＫ１＝１の時、およびクロックＣＬＫ２＝１の時にＣＳ３ａとＣＳ３ｂに蓄えられる差の電荷は、前記の容量の製造偏差により生じる誤差をΔＣ３としてＣＳ３ａ＝ＣＳ＋ΔＣ３、ＣＳ３ｂ＝ＣＳ−ΔＣ３とおくと、それぞれ（数１１）（数１２）で表せる。

When “0” continues to the binary signal input to DA_INPUT, as shown in FIG. 7, the switches DDa (−) and DDb (−) are turned on when the clock CLK1 = 1, and the switches when the clock CLK2 = 1. DDa (+) and DDb (+) are conducted. When the clock CLK1 = 1 and when the clock CLK2 = 1, the difference charges accumulated in CS3a and CS3b are expressed as CS3a = CS + ΔC3 and CS3b = CS−ΔC3, where the error caused by the manufacturing deviation of the capacitance is ΔC3. Each can be expressed by (Equation 11) and (Equation 12).

（数１１）（数１２）より、クロックＣＬＫ１＝１の状態からクロックＣＬＫ２＝１に状態が遷移する場合、およびクロックＣＬＫ２＝１の状態からクロックＣＬＫ１＝１に状態が遷移する場合の電荷変動量は（数１３）（数１４）のように得られる。クロックＣＬＫ２＝１の場合はＣＳ３ａ、ＣＳ３ｂのオペアンプ側の端子がそれぞれノードＶＩＭＸとＶＩＰＸに接続され、クロックＣＬＫ１＝１の場合はＣＳ３ａ、ＣＳ３ｂのオペアンプ側の端子がそれぞれノードＶＩＰＸとＶＩＭＸに接続されるので、（図４）の積分器は、クロックＣＬＫ１＝１の状態からクロックＣＬＫ２＝１に状態が遷移する場合、およびクロックＣＬＫ２＝１の状態からクロックＣＬＫ１＝１に状態が遷移する場合について、それぞれ（数１４）の正の電荷を積分する。

From (Equation 11) and (Equation 12), when the state changes from the state of the clock CLK1 = 1 to the clock CLK2 = 1 and when the state changes from the state of the clock CLK2 = 1 to the clock CLK1 = 1 Is obtained as (Equation 13) and (Equation 14). When the clock CLK2 = 1, the terminals on the operational amplifier side of CS3a and CS3b are connected to the nodes VIMX and VIPX, respectively. When the clock CLK1 = 1, the terminals on the operational amplifier side of CS3a and CS3b are connected to the nodes VIPX and VIMX, respectively. Therefore, the integrator of FIG. 4 has a case where the state changes from the state of the clock CLK1 = 1 to the clock CLK2 = 1 and a case where the state changes from the state of the clock CLK2 = 1 to the clock CLK1 = 1, respectively. The positive charge of (Expression 14) is integrated.

ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“１”と“０”が交互に現れる場合、（図８）に示すようにクロックＣＬＫ１＝１、クロックＣＬＫ２＝１の時にかかわらず、スイッチＤＤａ（＋）、ＤＤｂ（＋）およびＤＤａ（−）、ＤＤｂ（−）の導通状態に変化はない。クロックＣＬＫ１＝１の時、およびクロックＣＬＫ２＝１の時にＣＳ３ａとＣＳ３ｂに蓄えられる差の電荷はそれぞれ（数１５）（数１６）で表せる。

When “1” and “0” appear alternately in the binary signal input to DA_INPUT, the switches DDa (+) and DDb (()) regardless of the clock CLK1 = 1 and the clock CLK2 = 1 as shown in FIG. There is no change in the conduction state of (+), DDa (−), and DDb (−). When the clock CLK1 = 1 and when the clock CLK2 = 1, the difference charges stored in CS3a and CS3b can be expressed by (Equation 15) and (Equation 16), respectively.

（数１５）（数１６）より、クロックＣＬＫ１＝１の状態からクロックＣＬＫ２＝１に状態が遷移する場合、およびクロックＣＬＫ２＝１の状態からクロックＣＬＫ１＝１に状態が遷移する場合の電荷変動量は（数１７）（数１８）のように得られる。クロックＣＬＫ２＝１の場合、およびクロックＣＬＫ１＝１の場合、ＣＳ３ａ、ＣＳ３ｂのオペアンプ側の端子は常にノードＶＩＰＸとＶＩＭＸに接続されるので、（図４）の積分器は、クロックＣＬＫ１＝１の状態からクロックＣＬＫ２＝１に状態が遷移する場合、およびクロックＣＬＫ２＝１の状態からクロックＣＬＫ１＝１に状態が遷移する場合について、それぞれ（数１７）と（数１８）の電荷を交互に積分する。

From (Equation 15) and (Equation 16), when the state changes from the state of the clock CLK1 = 1 to the clock CLK2 = 1, and when the state changes from the state of the clock CLK2 = 1 to the clock CLK1 = 1 Is obtained as in (Equation 17) and (Equation 18). When the clock CLK2 = 1 and when the clock CLK1 = 1, the operational amplifier side terminals of CS3a and CS3b are always connected to the nodes VIPX and VIMX, so that the integrator of FIG. 4 is in the state of the clock CLK1 = 1. The charge of (Equation 17) and (Equation 18) is alternately integrated when the state transitions from 1 to clock CLK2 = 1 and when the state changes from clock CLK2 = 1 to clock CLK1 = 1.

ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“１”が連続する場合、（図９）に示すようにクロックＣＬＫ１＝１の時にスイッチＤＤａ（＋）、ＤＤｂ（＋）が導通し、クロックＣＬＫ２＝１の時にスイッチＤＤａ（−）、ＤＤｂ（−）が導通する。クロックＣＬＫ１＝１の時、およびクロックＣＬＫ２＝１の時にＣＳ３ａとＣＳ３ｂに蓄えられる差の電荷はそれぞれ（数１９）（数２０）で表せる。

When “1” continues to the binary signal input to DA_INPUT, as shown in FIG. 9, the switches DDa (+) and DDb (+) become conductive when the clock CLK1 = 1, and the switch when the clock CLK2 = 1. DDa (−) and DDb (−) are conducted. The charge of the difference stored in CS3a and CS3b when the clock CLK1 = 1 and when the clock CLK2 = 1 is expressed by (Equation 19) and (Equation 20), respectively.

（数１９）（数２０）より、クロックＣＬＫ１＝１の状態からクロックＣＬＫ２＝１に状態が遷移する場合、およびクロックＣＬＫ２＝１の状態からクロックＣＬＫ１＝１に状態が遷移する場合の電荷変動量は（数２１）（数２２）のように得られる。クロックＣＬＫ２＝１の場合はＣＳ３ａ、ＣＳ３ｂのオペアンプ側の端子がそれぞれノードＶＩＰＸとＶＩＭＸに接続され、クロックＣＬＫ１＝１の場合はＣＳ３ａ、ＣＳ３ｂのオペアンプ側の端子がそれぞれノードＶＩＭＸとＶＩＰＸに接続されるので、（図４）の積分器は、クロックＣＬＫ１＝１の状態からクロックＣＬＫ２＝１に状態が遷移する場合、およびクロックＣＬＫ２＝１の状態からクロックＣＬＫ１＝１に状態が遷移する場合について、それぞれ（数２１）の負の電荷を積分する。

From (Equation 19) and (Equation 20), when the state transitions from the state of the clock CLK1 = 1 to the clock CLK2 = 1 and when the state transitions from the state of the clock CLK2 = 1 to the clock CLK1 = 1 Is obtained as in (Equation 21) and (Equation 22). When the clock CLK2 = 1, the terminals on the operational amplifier side of CS3a and CS3b are connected to the nodes VIPX and VIMX, respectively, and when the clock CLK1 = 1, the terminals on the operational amplifier side of CS3a and CS3b are connected to the nodes VIMX and VIPX, respectively. Therefore, the integrator of FIG. 4 has a case where the state changes from the state of the clock CLK1 = 1 to the clock CLK2 = 1 and a case where the state changes from the state of the clock CLK2 = 1 to the clock CLK1 = 1, respectively. The negative charge of (Expression 21) is integrated.

（数１１）から（数２２）の数式より、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号 “１”と“０”に対応するアナログ値がそれぞれ“１”と“−１”とすると、ＤＡ変換器のブロック図は（図１０）になる。（図１０）より０．５周期前と０周期前のＤＡ＿ＩＮＰＵＴに入力するバイナリ信号によって変動する誤差の電荷ＤＡ＿Ｑ＿ＥＲＲが発生することがわかり、誤差の電荷ＤＡ＿Ｑ＿ＥＲＲを積分容量のＣＨで割ることで、（図１１）の表で示せるＤＡ変換器の利得の誤差になる。（図１０）と（図１１）より利得の誤差は（数２３）で表せる。前記の利得の誤差とＤＡ＿ＩＮＰＵＴのバイナリ値に対応する前記のアナログ値を乗算することで、ＤＡ変換器の出力（電圧）ＤＡ＿ＯＵＴにあらわれる誤差の電圧になる。積分器は、前記のＤＡ変換器の出力を１クロック周期に２回積分する。

When the analog values corresponding to the binary signals “1” and “0” input to DA_INPUT are “1” and “−1”, respectively, from the equations (11) to (22), the block diagram of the DA converter. Becomes (FIG. 10). From FIG. 10, it can be seen that an error charge DA_Q_ERR that varies depending on the binary signal input to DA_INPUT before 0.5 period and 0 period before is generated. By dividing the error charge DA_Q_ERR by CH of the integration capacitance, The error of the gain of the DA converter shown in the table of FIG. From (FIG. 10) and (FIG. 11), the gain error can be expressed by (Equation 23). By multiplying the gain error and the analog value corresponding to the binary value of DA_INPUT, the voltage of the error appearing at the output (voltage) DA_OUT of the DA converter is obtained. The integrator integrates the output of the DA converter twice in one clock cycle.

ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号の周波数スペクトラムは（図１２）（ａ）で示すように、ｆｓ／２の周波数に大きな電力を持つ。また、（数２３）で表せる前記の利得の誤差の周波数スペクトラムも、（図１２）（ｂ）で示すようにｆｓ／２の周波数に大きな電力を持つ。（図１２）（ａ）と（図１２）（ｂ）を乗算した結果が誤差の電力（図１２）（ｃ）になる。 The frequency spectrum of the binary signal input to DA_INPUT has a large power at a frequency of fs / 2 as shown in FIG. Further, the frequency spectrum of the gain error expressed by (Equation 23) also has a large power at a frequency of fs / 2 as shown in (b) of FIG. (FIG. 12) The result of multiplying (a) and (FIG. 12) (b) is the error power (FIG. 12) (c).

すなわち（図１２）（ａ）の電力が、（図１２）（ｂ）の前記の利得の誤差によって、三角関数の積和の公式（２倍角の公式）に従いＤＣ信号成分と２倍の周波数に変調されたスペクトラムが誤差の電力（図１２）（ｃ）になる。ｆｓ（Ｈｚ）近傍の電力は折り返し雑音として低周波に現れて、信号帯域の量子化雑音が増加する。 That is, the power of (a) in (FIG. 12) is changed to a DC signal component and a double frequency according to the product sum formula (double angle formula) of the trigonometric function due to the gain error in (FIG. 12) (b). The modulated spectrum becomes error power (FIG. 12) (c). The power in the vicinity of fs (Hz) appears at a low frequency as aliasing noise, and the quantization noise in the signal band increases.

一方、デルタシグマＡＤ変換器内の積分器に用いられるオペアンプの入力オフセット電圧の対策として、当該オペアンプの入力にチョッパ回路および出力にチョッパ回路を設け、前記のチョッパ回路をサンプリング周波数ｆｓ以下の周波数を持ったクロックで切り替えて前記入力オフセット電圧の変調を行う技術が、（特許文献４）、（特許文献５）および（特許文献６）で示されている。また、前記のチョッパ回路を切り替える信号として、擬似ランダム信号を用いる方法が（特許文献７）で示されている。 On the other hand, as a countermeasure against the input offset voltage of the operational amplifier used in the integrator in the delta sigma AD converter, a chopper circuit is provided at the input of the operational amplifier and a chopper circuit is provided at the output, and the chopper circuit has a frequency equal to or lower than the sampling frequency fs. Techniques for performing modulation of the input offset voltage by switching with a given clock are shown in (Patent Document 4), (Patent Document 5) and (Patent Document 6). In addition, a method using a pseudo random signal as a signal for switching the chopper circuit is shown in (Patent Document 7).

前記の特許文献には、ダブルサンプル技術とともに使用する場合の優位性は示されていない。仮に、前記の特許文献の技術を前記のダブルサンプル技術を用いた積分器に用いた場合、前記の利得の誤差（数２３）の入力オフセット電圧ＶＯＦＦＳＥＴがサンプリング周波数ｆｓ以下の周波数または擬似ランダム信号の周波数特性を持つスペクトラムになる。すなわち、（数２３）で示した式の中の、ＶＯＦＦＳＥＴの項が前記の周波数特性を持つスペクトラムになるので、（図１２）（ｂ）で示した前記の利得の誤差のスペクトラムは、０（Ｈｚ）からｆｓ（Ｈｚ）の周波数に拡散される。前記のスペクトラムと、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号のスペクトラムを乗算した結果が誤差の電力になるため、結果的に信号帯域の雑音の電力は低下せず量子化雑音は改善しない。
Said patent document does not show any advantage when used with the double sample technique. If the technique of the above-mentioned patent document is used for an integrator using the above-described double sampling technique, the input offset voltage VOFFSET of the gain error (Equation 23) is a frequency of a sampling frequency fs or less or a pseudo-random signal. The spectrum has frequency characteristics. That is, since the VOFFSET term in the equation shown in (Equation 23) is a spectrum having the frequency characteristic, the spectrum of the gain error shown in FIG. Hz) to fs (Hz). The result of multiplying the spectrum by the spectrum of the binary signal input to DA_INPUT is the error power. As a result, the noise power in the signal band does not decrease and the quantization noise does not improve.

デルタシグマＡＤ変換器を構成する積分器に、１クロック周期に２回のディジタル−アナログ変換を行うスイッチトキャパシタ回路のＤＡ変換器を設け、且つ前記の積分器を構成するオペアンプに、オペアンプへの入力信号を変調するチョッパ回路とオペアンプの出力信号を復調するチョッパ回路を設け、前記のチョッパ回路を前記のＤＡ変換器に入力する信号によって生成する信号で切り替える。 The integrator constituting the delta sigma AD converter is provided with a DA converter of a switched capacitor circuit that performs digital-analog conversion twice in one clock cycle, and the operational amplifier constituting the integrator is input to the operational amplifier. A chopper circuit for modulating the signal and a chopper circuit for demodulating the output signal of the operational amplifier are provided, and the chopper circuit is switched by a signal generated by a signal input to the DA converter.

ダブルサンプル技術を用いたデルタシグマＡＤ変換器において、ＤＡ変換器に用いる素子の製造偏差、および積分器のオペアンプの入力オフセット電圧に起因する量子化雑音の増加を抑えられる。 In the delta-sigma AD converter using the double sample technique, an increase in quantization noise caused by a manufacturing deviation of an element used for the DA converter and an input offset voltage of an operational amplifier of the integrator can be suppressed.

（図１３）に実施例１を示す。（図４）の積分器との違いは、オペアンプへの入力を変調するチョッパ回路（以降は変調チョッパ回路と記す）５−１とオペアンプの出力を復調するチョッパ回路（以降は復調チョッパ回路と記す）５−２が追加されていることと、前記の回路がＤＡ＿ＩＮＰＵＴに入力するバイナリ信号によって切り替えられ動作することである。 Example 1 is shown in FIG. The difference from the integrator in FIG. 4 is that a chopper circuit that modulates the input to the operational amplifier (hereinafter referred to as a modulation chopper circuit) 5-1 and a chopper circuit that demodulates the output of the operational amplifier (hereinafter referred to as a demodulation chopper circuit). 5-2 is added, and the above circuit is switched and operated by a binary signal input to DA_INPUT.

変調チョッパ回路５−１と復調チョッパ回路５−２の切り替え動作を（図１４）に示す。ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号が“１”の場合は、変調チョッパ回路５−１によりノードＶＩＰＸ、ＶＩＭＸにそれぞれＯＰＡＭＰの入力端子（ＩＮ＋）、（ＩＮ−）が接続され、復調チョッパ回路５−２によりＯＰＡＭＰの出力端子（ＯＵＴ＋）、（ＯＵＴ−）がそれぞれ積分器の出力端子ＶＯＰとＶＯＭに接続される。以降は、前記のノードＶＩＰＸ、ＶＩＭＸとＯＰＡＭＰの入力端子（ＩＮ＋）、（ＩＮ−）およびＯＰＡＭＰの出力端子（ＯＵＴ＋）、（ＯＵＴ−）と出力端子ＶＯＰとＶＯＭの接続状態を、“ストレート接続状態”と記す。
ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号が“０”の場合は、変調チョッパ回路５−１によりノードＶＩＰＸ、ＶＩＭＸにそれぞれＯＰＡＭＰの入力端子（ＩＮ−）、（ＩＮ＋）が接続され、復調チョッパ回路５−２によりＯＰＡＭＰの出力端子（ＯＵＴ−）、（ＯＵＴ＋）がそれぞれ積分器の出力端子ＶＯＰとＶＯＭに接続される。以降は、前記のノードＶＩＰＸ、ＶＩＭＸとＯＰＡＭＰの入力端子（ＩＮ＋）、（ＩＮ−）およびＯＰＡＭＰの出力端子（ＯＵＴ＋）、（ＯＵＴ−）と出力端子ＶＯＰとＶＯＭの接続状態を、“クロス接続状態”と記す。
なお、前記のＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に対する前記の接続状態を反転して設計してもよい。すなわち、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号 “１”、“０”に対し、それぞれクロス接続状態、ストレート接続状態になるよう設計してもよい。 The switching operation between the modulation chopper circuit 5-1 and the demodulation chopper circuit 5-2 is shown in FIG. When the binary signal input to DA_INPUT is “1”, OPAMP input terminals (IN +) and (IN−) are connected to the nodes VIPX and VIMX, respectively, by the modulation chopper circuit 5-1, and the demodulation chopper circuit 5-2 OPAMP output terminals (OUT +) and (OUT−) are connected to integrator output terminals VOP and VOM, respectively. Thereafter, the connection state between the input terminals (IN +) and (IN−) of the nodes VIPX, VIMX and OPAMP and the output terminals (OUT +) and (OUT−) of the OPAMP and the output terminals VOP and VOM is referred to as “straight connection state”. ".
When the binary signal input to DA_INPUT is “0”, the OPAMP input terminals (IN−) and (IN +) are connected to the nodes VIPX and VIMX by the modulation chopper circuit 5-1, respectively, and the demodulation chopper circuit 5-2 OPAMP output terminals (OUT−) and (OUT +) are connected to integrator output terminals VOP and VOM, respectively. Thereafter, the connection state between the input terminals (IN +) and (IN−) of the nodes VIPX, VIMX and OPAMP and the output terminals (OUT +) and (OUT−) of the OPAMP and the output terminals VOP and VOM is referred to as “cross connection state”. ".
Note that the connection state for the binary signal input to the DA_INPUT may be reversed and designed. That is, the binary signals “1” and “0” input to DA_INPUT may be designed to be in a cross connection state and a straight connection state, respectively.

（００４５）と（００４６）で示した動作により生じる効果で、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“０”が連続する場合の電荷変動量の式は（数１４）から変化しないが、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“１”が連続する場合は、入力オフセット電圧ＶＯＦＦＳＥＴの極性が反転するので（数２１）中のＶＯＦＦＳＥＴの符号が反転してマイナスになる。 Due to the effects caused by the operations shown in (0045) and (0046), the equation for the amount of charge fluctuation when “0” continues to the binary signal input to DA_INPUT does not change from (Equation 14), but is input to DA_INPUT. When “1” continues in the binary signal, the polarity of the input offset voltage VOFFSET is inverted, so the sign of VOFFSET in (Equation 21) is inverted and becomes negative.

また、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“１”と“０”が交互に現れる場合は、クロックＣＬＫ１＝１の状態と、クロックＣＬＫ２＝１の状態で入力オフセット電圧ＶＯＦＦＳＥＴの極性が交互に反転し、且つクロックＣＬＫ１＝１の状態ではノードＶＩＰＸに入力オフセット電圧ＶＯＦＦＳＥＴが生じる結線になるので、（数１７）（数１８）の電荷変動量の式はそれぞれ（数２４）（数２５）になる。

When “1” and “0” appear alternately in the binary signal input to DA_INPUT, the polarity of the input offset voltage VOFFSET is alternately inverted between the state of the clock CLK1 = 1 and the state of the clock CLK2 = 1. In addition, in the state where the clock CLK1 = 1, the input offset voltage VOFFSET is generated at the node VIPX. Therefore, the equations for the amount of charge fluctuation in (Equation 17) and (Equation 18) are (Equation 24) and (Equation 25), respectively.

以上より、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号 “１”と“０”に対応するアナログ値がそれぞれ“１”と“−１”とすると、ＤＡ変換器４−１の利得の誤差は（図１５）の表に示すようにＤＡ＿ＩＮＰＵＴに入力するバイナリ信号によらず一定になる。すなわち、従来のダブルサンプル技術で発生していた、前記のオペアンプの入力オフセット電圧ＶＯＦＦＳＥＴに起因する量子化雑音の増加を抑えられる。 From the above, if the analog values corresponding to the binary signals “1” and “0” input to DA_INPUT are “1” and “−1”, respectively, the gain error of the DA converter 4-1 is as shown in FIG. As shown in the table, it is constant regardless of the binary signal input to DA_INPUT. That is, it is possible to suppress an increase in quantization noise caused by the input offset voltage VOFFSET of the operational amplifier, which has occurred in the conventional double sampling technique.

オペアンプへの入力信号は、変調チョッパ回路５−１と復調チョッパ回路５−２によりＤＡ＿ＩＮＰＵＴに入力するバイナリ信号の周波数スペクトラムに変調されてオペアンプで増幅されるので、典型的なチョッパアンプと同様にオペアンプの入力オフセット電圧ＶＯＦＦＳＥＴや低周波のフリッカ雑音の影響を軽減できる。 Since the input signal to the operational amplifier is modulated to the frequency spectrum of the binary signal input to DA_INPUT by the modulation chopper circuit 5-1 and the demodulation chopper circuit 5-2 and amplified by the operational amplifier, the operational amplifier is similar to a typical chopper amplifier. The effects of the input offset voltage VOFFSET and the low frequency flicker noise can be reduced.

（図１３）のオペアンプに代えて、単相入力−単相出力の増幅回路を２回路用いてもよい。また、（図１３）に示した復調チョッパ回路５−２は、オペアンプの中に組み込んでもよい。（図１６）にテレスコピックカスコード型のオペアンプに復調チョッパ回路６−１と６−２を組み込んだ例を、（図１７）にフォールデットカスコード型のオペアンプに復調チョッパ回路６−１と６−２を組み込んだ例を示す。 Instead of the operational amplifier of (FIG. 13), two single-phase input-single-phase output amplifier circuits may be used. Further, the demodulation chopper circuit 5-2 shown in FIG. 13 may be incorporated in an operational amplifier. FIG. 16 shows an example in which demodulation chopper circuits 6-1 and 6-2 are incorporated in a telescopic cascode operational amplifier, and FIG. 17 shows demodulation chopper circuits 6-1 and 6-2 in a folded cascode operational amplifier. An example is shown.

入力回路３−１はデルタシグマＡＤ変換器の構成によって、スイッチトキャパシタ回路、または入力端子ＶＩＰとノードＶＩＰＸ間および入力端子ＶＩＭとノードＶＩＭＸ間にそれぞれ積分用の抵抗を設けた回路を使用できる。入力信号源の出力インピーダンスが高く、入力信号が電流や電荷として取り扱える場合には、入力回路を設けず入力端子ＶＩＰとノードＶＩＰＸ間および入力端子ＶＩＭとノードＶＩＭＸ間をそれぞれ短絡もしくは前記の入力信号源の出力インピーダンスよりも低い抵抗値で接続して使用してもよい。 Depending on the configuration of the delta-sigma AD converter, the input circuit 3-1 can use a switched capacitor circuit or a circuit provided with an integrating resistor between the input terminal VIP and the node VIPX and between the input terminal VIPM and the node VIMX. When the output impedance of the input signal source is high and the input signal can be handled as current or charge, the input circuit is not provided and the input terminal VIP and the node VIPX are short-circuited or the input terminal VIPM and the node VIMX are short-circuited or the input signal source It may be used by connecting with a resistance value lower than the output impedance.

（図１３）中のＤＡ変換器４−１にはノードＶＩＰＸとＶＩＭＸの動作点を設定する手段がないので、入力回路３−１としてスイッチトキャパシタ回路を用いる場合は前記の動作点を設定する回路が必要になる。入力回路３−１の回路例を（図１８）（図１９）（図２１）（図２２）（図２０）に示す。 Since the DA converter 4-1 in FIG. 13 does not have means for setting the operating points of the nodes VIPX and VIMX, a circuit for setting the operating points when a switched capacitor circuit is used as the input circuit 3-1. Is required. Circuit examples of the input circuit 3-1 are shown in (FIG. 18) (FIG. 19) (FIG. 21) (FIG. 22) (FIG. 20).

（図１８）は標準的なシングルサンプル型のスイッチトキャパシタ回路を２回路用いて構成したダブルサンプル型のスイッチトキャパシタ回路である。 FIG. 18 shows a double sample type switched capacitor circuit configured by using two standard single sample type switched capacitor circuits.

（図１９）は入力部がクロスカップルド構成のシングルサンプル型のスイッチトキャパシタ回路を２回路用いて構成したダブルサンプル型のスイッチトキャパシタ回路である。 (FIG. 19) is a double sample type switched capacitor circuit configured by using two single sample type switched capacitor circuits having a cross-coupled input section.

（図１８）（図１９）で示した回路を用いることで、ノードＶＩＰＸとＶＩＭＸの動作点をバイアス電圧ＶＩＣＭに設定できる。 (FIG. 18) By using the circuit shown in FIG. 19, the operating points of the nodes VIPX and VIMX can be set to the bias voltage VICM.

（図２０）はＦｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路である。前記の回路を用いる場合は、別途ノードＶＩＰＸとＶＩＭＸの動作点を設定する手段が必要である。 FIG. 20 shows a double-sampled switched capacitor circuit having a Fully-Floating configuration. In the case of using the above circuit, a means for separately setting the operating points of the nodes VIPX and VIMX is necessary.

（図２１）は、標準的なシングルサンプル型のスイッチトキャパシタ回路を２回路と、Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を用いて構成したダブルサンプル型のスイッチトキャパシタ回路である。 FIG. 21 is a double sample type switched capacitor circuit configured by using two standard single sample type switched capacitor circuits and a double sample type switched capacitor circuit having a Fully-Floating configuration.

（図２２）は、入力部がクロスカップルド構成のシングルサンプル型のスイッチトキャパシタ回路を２回路と、Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を用いて構成したダブルサンプル型のスイッチトキャパシタ回路である。 (FIG. 22) is a double-sampled switched capacitor circuit configured by using two single-sampled switched capacitor circuits having a cross-coupled input section and a double-sampled switched capacitor circuit having a Full-Floating configuration. It is.

（図２１）（図２２）の回路のように、シングルサンプル型のスイッチトキャパシタ回路を２回路と、Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を併用して用いることで、（数８）で示したサンプル容量の製造偏差による利得の変動が抑えられる。たとえば、（図２２）のサンプル容量ＣＳＳ１ａ、ＣＳＳ１ｂ、ＣＳＳ２ａ、ＣＳＳ２ｂとサンプル容量ＣＳＳ３ａ、ＣＳＳ３ｂの比を１：９にすると、前記のシングルサンプル型のスイッチトキャパシタ回路が（図２２）の回路の利得への寄与する率が１／１０となるので、（数８）で示した利得の変動も１／１０に抑えられる。サンプル容量の総面積も減らせるので回路の大きさを縮小できる。且つノードＶＩＰＸとＶＩＭＸの動作点をバイアス電圧ＶＩＣＭに設定できる。 (FIG. 21) Like the circuit of FIG. 22, two single sample type switched capacitor circuits are used in combination with a double sample type switched capacitor circuit having a Fully-Floating configuration. The fluctuation of the gain due to the manufacturing deviation of the sample capacity shown in FIG. For example, when the ratio of the sample capacities CSS1a, CSS1b, CSS2a, CSS2b and the sample capacities CSS3a, CSS3b in FIG. 22 is 1: 9, the single sample switched capacitor circuit increases the gain of the circuit in FIG. Therefore, the gain variation shown in (Equation 8) is also suppressed to 1/10. Since the total area of the sample capacity can be reduced, the circuit size can be reduced. In addition, the operating points of the nodes VIPX and VIMX can be set to the bias voltage VICM.

また、（図１３）の回路で、入力回路３−１として（図１８）（図１９）（図２１）（図２２）に示したシングルサンプル型のスイッチトキャパシタ回路を２回路用いる場合、オペアンプの入力オフセット電圧ＶＯＦＦＳＥＴと、サンプル容量の製造偏差に起因する雑音が発生する。（図１９）の回路において、製造偏差により生じる誤差をΔＣ１、ΔＣ２とおき、サンプル容量ＣＳＳ１ａ、ＣＳＳ１ｂおよびサンプル容量ＣＳＳ２ａ、ＣＳＳ２ｂの容量値ついてＣＳＳ１ａ＝ＣＳＳ＋ΔＣ１、ＣＳＳ１ｂ＝ＣＳＳ＋ΔＣ１およびＣＳＳ２ａ＝ＣＳＳ＋ΔＣ２、ＣＳＳ２ｂ＝ＣＳＳ＋ΔＣ２とおき、クロックＣＬＫ１＝１の時、およびＣＬＫ２＝１の時に、前記のサンプル容量に蓄えられる電荷を差動信号として表記すると、それぞれ（数２６）（数２７）になる。

In the circuit of FIG. 13, when two single sample type switched capacitor circuits shown in FIGS. 18, 19, 21, and 22 are used as the input circuit 3-1, Noise due to the input offset voltage VOFFSET and the manufacturing deviation of the sample capacity is generated. In the circuit of FIG. 19, errors caused by manufacturing deviations are set as ΔC1 and ΔC2, and the capacitance values of the sample capacitors CSS1a and CSS1b and the sample capacitors CSS2a and CSS2b are CSS1a = CSS + ΔC1, CSS1b = CSS + ΔC1 and CSS2a = CSS + ΔC2, CSS2b = CSS2ΔC2 When the clocks CLK1 = 1 and CLK2 = 1, the charges stored in the sample capacitors are expressed as differential signals, respectively, (Equation 26) and (Equation 27).

（数２６）（数２７）の電荷が積分容量ＣＨａ、ＣＨｂに転送される際には、ノードＶＩＰＸの電圧はノードＶＩＭＸの電圧よりもＶＯＦＦＳＥＴ×（ＤＡＴＡ＿ＩＮＰＵＴに入力するバイナリ値に対応するアナログ値）だけ高い状態になる。前記のＤＡ＿ＩＮＰＵＴに入力するバイナリ信号の“１”と“０”に対応するアナログ値はそれぞれ“１”と“−１”であり、計算式を簡単にするためにΔＣ２＝−ΔＣ１として、ＣＬＫ２＝１の状態に遷移した時、およびクロックＣＬＫ１＝１の状態に遷移した時に、積分容量ＣＨａ、ＣＨｂに転送する電荷を差動信号として表記すると、それぞれ（数２８）（数２９）になる。入力端子ＶＩＰおよびＶＩＭの電圧値はそれぞれＶＩＰ、ＶＩＭとした。

When the charges of (Equation 26) and (Equation 27) are transferred to the integration capacitors CHa and CHb, the voltage of the node VIPX is VOFFSET × (analog value corresponding to the binary value input to DATA_INPUT) rather than the voltage of the node VIMX. Only get higher. The analog values corresponding to “1” and “0” of the binary signal input to DA_INPUT are “1” and “−1”, respectively, and ΔC2 = −ΔC1 and CLK2 = When the transition to the state of 1 and the transition to the state of the clock CLK1 = 1, the charges transferred to the integration capacitors CHa and CHb are expressed as differential signals, respectively, (Equation 28) and (Equation 29). The voltage values of the input terminals VIP and VIM were VIP and VIM, respectively.

（数２８）（数２９）をまとめると（数３０）が得られる。ここで、式の中の“矩形波ｆｓ／２（Ｈｚ）”は、 “１”または“−１”のアナログ値をとる。（数３０）をブロック図で表すと（図２３）のＳ＿Ｑになり、積分容量ＣＨａ、ＣＨｂの値をＣＨとすると、前記のＳ＿ＱをＣＨで割ることで前記の入力回路３−１の出力（電圧）Ｓ＿ＯＵＴになる。（図１３）の積分器は、前記の入力回路３−１の出力を１クロック周期に２回積分する。前記の入力回路３−１の利得の変動は（数３０）と（図２３）より（数３１）で表せる。

Summing (Equation 28) and (Equation 29) gives (Equation 30). Here, “rectangular wave fs / 2 (Hz)” in the equation takes an analog value of “1” or “−1”. When (Equation 30) is expressed in a block diagram, it becomes S_Q in (FIG. 23), and when the values of the integration capacitors CHa and CHb are CH, the output of the input circuit 3-1 by dividing S_Q by CH ( Voltage) S_OUT. The integrator shown in FIG. 13 integrates the output of the input circuit 3-1 twice in one clock cycle. The fluctuation of the gain of the input circuit 3-1 can be expressed by (Equation 31) from (Equation 30) and (FIG. 23).

ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号は（図２４）（ａ）のスペクトラムで示せるので、入力回路３−１として（図１８）（図１９）の回路を用いると、（数３１）および（図２４）（ｂ）のスペクトラムで示せる利得の変動を持つので、（図２４）（ｃ）に示す通り信号帯域に雑音が変調されてしまう。一方、入力回路３−１として（図２１）（図２２）の回路を用いると、（数３１）に示したサンプリング容量の製造偏差により生じる誤差ΔＣ１が相対的に小さくなり利得の変動を抑えられるので、（図２４）（ｃ）で示した信号帯域に変調される雑音も抑えられる。 Since the binary signal input to DA_INPUT can be represented by the spectrum of (FIG. 24) (a), when the circuit of (FIG. 18) (FIG. 19) is used as the input circuit 3-1, (Equation 31) and (FIG. 24) ( Since the gain fluctuates as shown in the spectrum of b), noise is modulated into the signal band as shown in (c) of FIG. On the other hand, when the circuits of FIG. 21 and FIG. 22 are used as the input circuit 3-1, the error ΔC1 caused by the manufacturing deviation of the sampling capacitance shown in (Equation 31) is relatively small, and fluctuations in gain can be suppressed. Therefore, noise modulated in the signal band shown in FIG. 24 (c) can also be suppressed.

（図１８）（図１９）（図２１）（図２２）（図２０）に示した入力回路は、ＤＡ変換器４−１と同じサンプリング周波数ｆｓ（ｆｓ＝２×１／クロック周期）またはそれ以下のサンプリング周波数で動作させることができる。また、（図１８）（図１９）に示した入力回路では２つのシングルサンプル型のスイッチトキャパシタ回路のうち、１つを削除して動作させることもできる。
(FIG. 18) (FIG. 19) (FIG. 21) (FIG. 22) The input circuit shown in FIG. 20 has the same sampling frequency fs (fs = 2 × 1 / clock cycle) as that of the DA converter 4-1. It can be operated at the following sampling frequencies. Further, the input circuit shown in FIGS. 18 and 19 can be operated by deleting one of the two single sample type switched capacitor circuits.

（図２５）に実施例２を示す。（図１３）で示した実施例１との違いは、ＤＡ変換器を、３−２ａと３−２ｂで示す入力部がクロスカップルド構成のシングルサンプル型のスイッチトキャパシタ回路と、４−１で示すＦｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を用いて構成したダブルサンプル型のスイッチトキャパシタ回路からなる事である。 Example 2 is shown in FIG. The difference from the first embodiment shown in FIG. 13 is that the DA converter is composed of a single-sampled switched capacitor circuit having a cross-coupled input portion indicated by 3-2a and 3-2b, and 4-1. It is composed of a double-sampled switched capacitor circuit configured by using a double-sampled switched capacitor circuit having a Fully-Floating configuration shown.

ＤＡ変換器３−２ａと３−２ｂと４−１に入力するバイナリ信号はＤＡ＿ＩＮＰＵＴの１ビットのみで、前記の３つのＤＡ変換器が一つのＤＡ変換器として動作する。前記の構成により、実施例１の（００６０）で示した効果が得られる。 The binary signal input to the DA converters 3-2a, 3-2b, and 4-1 is only one bit of DA_INPUT, and the three DA converters operate as one DA converter. With the configuration described above, the effect shown in (0060) of Example 1 can be obtained.

入力回路３−１としては、実施例１で示した回路を使用できる。（図２０）のＦｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を用いる場合は、別途ノードＶＩＰＸとＶＩＭＸの動作点を設定する手段は用いなくても良い。オペアンプと復調チョッパ５−２として、（００５１）で示した回路を用いても良い。
As the input circuit 3-1, the circuit shown in the first embodiment can be used. When the double-sampled switched capacitor circuit having the Full-Floating configuration shown in FIG. 20 is used, it is not necessary to separately use means for setting the operating points of the nodes VIPX and VIMX. As the operational amplifier and demodulation chopper 5-2, the circuit shown in (0051) may be used.

（図２６）に実施例３を示す。（図１３）で示した実施例１との違いは、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号をディジタル信号処理ブロック７−１に入力して、前記のディジタル信号処理ブロックが変調チョッパ回路５−１および復調チョッパ回路５−２を制御する信号を生成する事である。 Example 3 is shown in FIG. The difference from the first embodiment shown in FIG. 13 is that the binary signal input to DA_INPUT is input to the digital signal processing block 7-1, and the digital signal processing block is the modulation chopper circuit 5-1 and the demodulation chopper. It is to generate a signal for controlling the circuit 5-2.

ディジタル信号処理ブロック７−１では、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号の周波数変調、または特定の周波数の信号を減衰させる等のフィルタリング処理を行う。 The digital signal processing block 7-1 performs a filtering process such as frequency modulation of a binary signal input to DA_INPUT or attenuation of a signal having a specific frequency.

ディジタル信号処理ブロック７−１では、変調チョッパ回路５−１および復調チョッパ回路５−２を制御する信号と、クロックＣＬＫ１およびクロックＣＬＫ２間のタイミング調整などを行ってもよい。 In the digital signal processing block 7-1, timing adjustment between the signal for controlling the modulation chopper circuit 5-1 and the demodulation chopper circuit 5-2 and the clock CLK 1 and the clock CLK 2 may be performed.

ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号の周波数変調を行った場合の変調チョッパ回路５−１および復調チョッパ回路５−２の動作例を（図２７）に示す。 FIG. 27 shows an operation example of the modulation chopper circuit 5-1 and the demodulation chopper circuit 5-2 when the frequency modulation of the binary signal input to DA_INPUT is performed.

ディジタル信号処理ブロック７−１では前記チョッパ回路を制御する信号が（数３２）になるように処理を行っている。これはＤＡ＿ＩＮＰＵＴに入力するバイナリ信号を、周波数＝１／クロック周期＝ｆｓ／２の矩形波で変調していることに相当する。

In the digital signal processing block 7-1, processing is performed so that a signal for controlling the chopper circuit becomes (Expression 32). This is equivalent to modulating a binary signal input to DA_INPUT with a rectangular wave having a frequency = 1 / clock period = fs / 2.

変調チョッパ回路５−１と復調チョッパ回路５−２の切り替え動作を（図２７）に示す。クロックＣＬＫ１＝１の時の動作は（００４６）で示した動作と同じである。クロックＣＬＫ２＝１の時は、クロックＣＬＫ１＝１の時に対して接続状態が反転する。すなわち、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号が“１”、“０”に対し、それぞれクロス接続状態、ストレート接続状態になる。 Switching operation between the modulation chopper circuit 5-1 and the demodulation chopper circuit 5-2 is shown in FIG. The operation when the clock CLK1 = 1 is the same as the operation indicated by (0046). When the clock CLK2 = 1, the connection state is reversed with respect to the clock CLK1 = 1. That is, the binary signal input to DA_INPUT is in a cross connection state and a straight connection state with respect to “1” and “0”, respectively.

なお、クロックＣＬＫ１＝１の時に、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号 “１”、“０”に対し、それぞれクロス接続状態、ストレート接続状態になるよう設計した場合は、クロックＣＬＫ２＝１の時の接続状態をクロックＣＬＫ１＝１の時に対して反転させる。すなわち、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号 “１”、“０” に対し、それぞれストレート接続状態、クロス接続状態になるよう設計する。 When the clock CLK1 = 1, the binary signal “1” and “0” input to the DA_INPUT are designed to be in the cross connection state and the straight connection state, respectively, and the connection state when the clock CLK2 = 1. Is inverted with respect to the clock CLK1 = 1. That is, the binary signals “1” and “0” input to DA_INPUT are designed to be in a straight connection state and a cross connection state, respectively.

（００７２）（００７３）（００７４）で示した動作により生じる効果で、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“０”が連続する場合、および“１”が連続する場合は、クロックＣＬＫ１＝１の状態と、クロックＣＬＫ２＝１の状態で入力オフセット電圧の極性が交互に反転するので電荷変動量の式（数１４）（数２１）のＶＯＦＦＳＥＴの値が０になる。 When the binary signal input to DA_INPUT is continuous with “0” and when “1” is continuous due to the effect generated by the operations shown in (0072), (0073), and (0074), the clock CLK1 = 1. Since the polarity of the input offset voltage is alternately inverted in the state of the clock CLK2 = 1, the value of VOFFSET in the formulas (Formula 14) and (Formula 21) of the charge fluctuation amount becomes 0.

また、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“１”と“０”が交互に現れる場合は、変調チョッパ回路５−１および復調チョッパ回路５−２のスイッチは切り替わらないので電荷変動量の式（数１７）（数１８）は変化しない。 Further, when “1” and “0” appear alternately in the binary signal input to DA_INPUT, the switches of the modulation chopper circuit 5-1 and the demodulation chopper circuit 5-2 are not switched. ) (Equation 18) does not change.

以上より、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号 “１”と“０”に対応するアナログ値がそれぞれ“１”と“−１”とすると、ＤＡ変換器４−１の利得の誤差は（図２８）の表に示すようにＤＡ＿ＩＮＰＵＴに入力するバイナリ信号によらず一定になる。すなわち、前記のオペアンプの入力オフセット電圧ＶＯＦＦＳＥＴに起因する量子化雑音の増加を抑えられる。 From the above, if the analog values corresponding to the binary signals “1” and “0” input to DA_INPUT are “1” and “−1”, respectively, the gain error of the DA converter 4-1 is as shown in FIG. As shown in the table, it is constant regardless of the binary signal input to DA_INPUT. That is, an increase in quantization noise due to the input offset voltage VOFFSET of the operational amplifier can be suppressed.

なお、入力回路３−１としては、実施例１で示した回路を使用できる。オペアンプと復調チョッパ５−２として、（００５１）で示した回路を用いても良い。
As the input circuit 3-1, the circuit shown in the first embodiment can be used. As the operational amplifier and demodulation chopper 5-2, the circuit shown in (0051) may be used.

ＤＡ変換器がＮ個（ただしＮは２以上の自然数）の場合の例を（図２９）に示す。 FIG. 29 shows an example in which there are N DA converters (where N is a natural number of 2 or more).

ＤＡ変換器を４−１、４−２から４−ＮまでＮ個用意し、それぞれのＤＡ変換器の入力端子もＤＡ＿ＩＮＰＵＴ、ＤＡ＿ＩＮＰＵＴ２からＤＡ＿ＩＮＰＵＴＮまでＮ個用意する。ＤＡ＿ＩＮＰＵＴ、ＤＡ＿ＩＮＰＵＴ２からＤＡ＿ＩＮＰＵＴＮへの入力は全て“１”または“０”のバイナリ値であり、前記のバイナリ値を全て加算すると値は“Ｎ”になる。 N DA converters are prepared from 4-1, 4-2 to 4-N, and N input terminals of each DA converter are prepared from DA_INPUT and DA_INPUT2 to DA_INPUT. Inputs from DA_INPUT and DA_INPUT2 to DA_INPUT are all binary values of “1” or “0”. When all the binary values are added, the value becomes “N”.

ディジタル信号処理ブロック７−１では、変調チョッパ回路５−１および復調チョッパ回路５−２を制御する信号を生成する。例えば、ＤＡ変換器４−１、４−２から４−Ｎへの入力信号を加算してＮ／２を超えるか否かで、変調チョッパ回路５−１および復調チョッパ回路５−２を切り替えるか否かを決める処理を行う。前記の処理により、前記のオペアンプの入力オフセット電圧ＶＯＦＦＳＥＴに起因する量子化雑音の増加を抑えられる。前記の処理に加えて周波数変調、または特定の周波数の信号を減衰させる等のフィルタリング処理を加えても良い。 The digital signal processing block 7-1 generates a signal for controlling the modulation chopper circuit 5-1 and the demodulation chopper circuit 5-2. For example, whether the modulation chopper circuit 5-1 and the demodulation chopper circuit 5-2 are switched depending on whether or not the input signals from the DA converters 4-1 and 4-2 to 4-N exceed N / 2. Processing to decide whether or not. By the above process, an increase in quantization noise due to the input offset voltage VOFFSET of the operational amplifier can be suppressed. In addition to the above processing, frequency modulation or filtering processing such as attenuating a signal of a specific frequency may be added.

ＤＡ変換器が２個以上になる場合は、ＤＡ変換器間の利得の誤差が問題になるので、ダイナミックエレメントマッチング回路を用いて対策を施してもよい。 When there are two or more DA converters, a gain error between the DA converters becomes a problem. Therefore, a countermeasure may be taken using a dynamic element matching circuit.

（図３０）に標準的な２次１ビットのデルタシグマＡＤ変換器に適用した例を示す。 FIG. 30 shows an example applied to a standard secondary 1-bit delta-sigma AD converter.

デルタシグマＡＤ変換器の入力ＡＤ＿ＶＩＰとＡＤ＿ＶＩＭが１段目積分器９−１の入力に接続され、１段目積分器９−１の出力ＶＯＰ１とＶＯＭ１が２段目積分器９−２の入力に接続される。２段目積分器９−２の出力ＶＯＰ２とＶＯＭ２は量子化器８−１に接続されて、ディジタル化が行われデルタシグマＡＤ変換器の出力ＡＤ＿ＯＵＴＰＵＴとして出力される。 The inputs AD_VIP and AD_VIM of the delta sigma AD converter are connected to the input of the first-stage integrator 9-1, and the outputs VOP1 and VOM1 of the first-stage integrator 9-1 are connected to the input of the second-stage integrator 9-2. Connected. The outputs VOP2 and VOM2 of the second-stage integrator 9-2 are connected to the quantizer 8-1, digitized, and output as the output AD_OUTPUT of the delta-sigma AD converter.

量子化器８−１は、１クロック周期に２回のディジタル化を行う機能を持つ。前記の機能は、１クロックに１回のディジタル化を行う量子化器を２回路設けて実現してもよい。 The quantizer 8-1 has a function of performing digitization twice in one clock cycle. The above function may be realized by providing two circuits of quantizers that perform digitization once per clock.

デルタシグマＡＤ変換器の出力ＡＤ＿ＯＵＴＰＵＴはディジタルブロック８−２でクロックＣＬＫ１やクロックＣＬＫ２とのタイミング調整などをおこなわれて、１段目積分器９−１と２段目積分器９−２のＤＡ＿ＩＮＰＵＴへ入力される。なお、前記のタイミングに問題がなければ、ディジタルブロック８−２は用いなくても良い。 The output AD_OUTPUT of the delta sigma AD converter is subjected to timing adjustment with the clock CLK1 and the clock CLK2 in the digital block 8-2, and is sent to DA_INPUT of the first-stage integrator 9-1 and the second-stage integrator 9-2. Entered. If there is no problem in the timing, the digital block 8-2 may not be used.

（図３０）では１段目積分器９−１と２段目積分器９−２ともに変調チョッパ回路５−１と復調チョッパ回路５−２を持つが、必要な量子化雑音の大きさによっては２段目積分器９−２に変調チョッパ回路５−１と復調チョッパ回路５−２を設けなくてもよい。 In FIG. 30, both the first-stage integrator 9-1 and the second-stage integrator 9-2 have a modulation chopper circuit 5-1 and a demodulation chopper circuit 5-2, but depending on the required quantization noise level. It is not necessary to provide the modulation chopper circuit 5-1 and the demodulation chopper circuit 5-2 in the second-stage integrator 9-2.

（図３０）の１段目積分器９−１と２段目積分器９−２に用いている入力回路３−１、ＤＡ変換器４−１の回路構成、および積分容量ＣＨａ、ＣＨｂの値やサンプル容量の値は、共通である必要はない。例えば、入力回路３−１およびＤＡ変換器４−１は（実施例１）（実施例２）（実施例３）および（実施例４）で示した回路のいずれかを使用できる。オペアンプと復調チョッパ５−２として、（００５１）で示した回路を用いても良い。
The circuit configuration of the input circuit 3-1 and the DA converter 4-1 used in the first-stage integrator 9-1 and the second-stage integrator 9-2 in FIG. 30 and the values of the integration capacitors CHa and CHb. The sample volume values need not be common. For example, the input circuit 3-1 and the DA converter 4-1 can use any of the circuits shown in (Embodiment 1), (Embodiment 2), (Embodiment 3), and (Embodiment 4). As the operational amplifier and demodulation chopper 5-2, the circuit shown in (0051) may be used.

（図３１）にダイレクトフィードフォワード型の２次１ビットのデルタシグマＡＤ変換器に適用した例を示す。 FIG. 31 shows an example applied to a direct feedforward type secondary 1-bit delta-sigma AD converter.

デルタシグマＡＤ変換器の入力ＡＤ＿ＶＩＰとＡＤ＿ＶＩＭが１段目積分器９−３の入力に接続され、１段目積分器９−３の出力ＶＯＰ１とＶＯＭ１が２段目積分器９−４の入力に接続される。 The inputs AD_VIP and AD_VIM of the delta-sigma AD converter are connected to the input of the first stage integrator 9-3, and the outputs VOP1 and VOM1 of the first stage integrator 9-3 are input to the input of the second stage integrator 9-4. Connected.

加算器８−３により、デルタシグマＡＤ変換器の入力ＡＤ＿ＶＩＰとＡＤ＿ＶＩＭ、１段目積分器９−３の出力ＶＯＰ１とＶＯＭ１および２段目積分器９−４の出力ＶＯＰ２とＶＯＭ２が加算されて、前記の加算器の出力が量子化器８−１に入力されて、ディジタル化が行われデルタシグマＡＤ変換器の出力ＡＤ＿ＯＵＴＰＵＴとして出力される。加算器８−３では入力する前記の信号にそれぞれ異なる利得を設けて、前記の信号に重み付けを行って加算してもよい。 The adder 8-3 adds the inputs AD_VIP and AD_VIM of the delta sigma AD converter, the outputs VOP1 and VOM1 of the first-stage integrator 9-3, and the outputs VOP2 and VOM2 of the second-stage integrator 9-4, The output of the adder is input to the quantizer 8-1, digitized, and output as an output AD_OUTPUT of the delta-sigma AD converter. In the adder 8-3, different gains may be provided for the input signals, and the signals may be weighted and added.

デルタシグマＡＤ変換器の出力ＡＤ＿ＯＵＴＰＵＴはディジタルブロック８−２でクロックＣＬＫ１やクロックＣＬＫ２とのタイミング調整などをおこなわれて、１段目積分器９−３のＤＡ変換器のＤＡ＿ＩＮＰＵＴへ入力される。なお、前記のタイミングに問題がなければ、ディジタルブロック８−２は用いなくても良い。 The output AD_OUTPUT of the delta sigma AD converter is subjected to timing adjustment with the clock CLK1 and the clock CLK2 in the digital block 8-2 and is input to the DA_INPUT of the DA converter of the first-stage integrator 9-3. If there is no problem in the timing, the digital block 8-2 may not be used.

ダイレクトフィードフォワード型のデルタシグマＡＤ変換器なので、ＤＡ変換器を持つのは１段目積分器９−３のみであり、ＤＡ変換器を持たない２段目積分器９−４には変調チョッパ回路および復調チョッパ回路を設けなくてもよい。 Since it is a direct feedforward type delta-sigma AD converter, only the first-stage integrator 9-3 has a DA converter, and the second-stage integrator 9-4 without a DA converter has a modulation chopper circuit. The demodulation chopper circuit may not be provided.

（図３１）の１段目積分器９−３と２段目積分器９−４に用いている入力回路３−１、ＤＡ変換器４−１の回路構成、および積分容量ＣＨａ、ＣＨｂの値やサンプル容量の値は、共通である必要はない。例えば、入力回路３−１およびＤＡ変換器は（実施例１）（実施例２）（実施例３）および（実施例４）で示した回路のいずれかを使用できる。オペアンプと復調チョッパ５−２として、（００５１）で示した回路を用いても良い。
The circuit configuration of the input circuit 3-1 and the DA converter 4-1 used for the first-stage integrator 9-3 and the second-stage integrator 9-4 in FIG. 31 and the values of the integration capacitors CHa and CHb. The sample volume values need not be common. For example, the input circuit 3-1 and the DA converter can use any of the circuits shown in (Embodiment 1), (Embodiment 2), (Embodiment 3), and (Embodiment 4). As the operational amplifier and demodulation chopper 5-2, the circuit shown in (0051) may be used.

（図３２）にダイレクトフィードフォワード型の４次１ビットのデルタシグマＡＤ変換器に適用した例を示す。 FIG. 32 shows an example applied to a direct feedforward type fourth-order 1-bit delta-sigma AD converter.

デルタシグマＡＤ変換器の入力ＡＤ＿ＶＩＰとＡＤ＿ＶＩＭが１段目積分器９−５の入力に接続されて、１段目積分器９−５の出力ＶＯＰ１とＶＯＭ１が２段目積分器９−６の入力に接続され、２段目積分器９−６の出力ＶＯＰ２とＶＯＭ２が３段目積分器９−７の入力に接続され、３段目積分器９−７の出力ＶＯＰ３とＶＯＭ３が４段目積分器９−８の入力に接続される。 The inputs AD_VIP and AD_VIM of the delta sigma AD converter are connected to the input of the first stage integrator 9-5, and the outputs VOP1 and VOM1 of the first stage integrator 9-5 are input to the second stage integrator 9-6. And the outputs VOP2 and VOM2 of the second stage integrator 9-6 are connected to the inputs of the third stage integrator 9-7, and the outputs VOP3 and VOM3 of the third stage integrator 9-7 are integrated in the fourth stage. Connected to the input of the device 9-8.

加算器８−３により、デルタシグマＡＤ変換器の入力ＡＤ＿ＶＩＰとＡＤ＿ＶＩＭ、１段目積分器の出力ＶＯＰ１とＶＯＭ１、２段目積分器の出力ＶＯＰ２とＶＯＭ２、３段目積分器の出力ＶＯＰ３とＶＯＭ３および４段目積分器の出力ＶＯＰ４とＶＯＭ４が加算されて、前記の加算器の出力が量子化器８−１に入力されて、ディジタル化が行われデルタシグマＡＤ変換器の出力ＡＤ＿ＯＵＴＰＵＴとして出力される。加算器８−３では入力する前記の信号にそれぞれ異なる利得を設けて、前記の信号に重み付けを行って加算してもよい。 The adder 8-3 allows the inputs AD_VIP and AD_VIM of the delta sigma AD converter, the outputs VOP1 and VOM of the first stage integrator 1, the outputs VOP2 and VOM2 of the first stage integrator, and the outputs VOP3 and VOM3 of the third stage integrator. And the outputs VOP4 and VOM4 of the fourth-stage integrator are added, the output of the adder is input to the quantizer 8-1, digitized, and output as the output AD_OUTPUT of the delta-sigma AD converter The In the adder 8-3, different gains may be provided for the input signals, and the signals may be weighted and added.

デルタシグマＡＤ変換器の出力ＡＤ＿ＯＵＴＰＵＴはディジタルブロック８−２でクロックＣＬＫ１やクロックＣＬＫ２とのタイミング調整などをおこなわれて、１段目積分器９−５のＤＡ変換器のＤＡ＿ＩＮＰＵＴへ入力される。なお、前記のタイミングに問題がなければ、ディジタルブロック８−２は用いなくても良い。 The output AD_OUTPUT of the delta sigma AD converter is subjected to timing adjustment with the clock CLK1 and the clock CLK2 in the digital block 8-2 and is input to the DA_INPUT of the DA converter of the first-stage integrator 9-5. If there is no problem in the timing, the digital block 8-2 may not be used.

（実施例６）と同様に、ダイレクトフィードフォワード型のデルタシグマＡＤ変換器なので、ＤＡ変換器を持つのは１段目積分器９−５のみであり、ＤＡ変換器を持たない２段目積分器９−６、３段目積分器９−７、４段目積分器９−８には変調チョッパ回路および復調チョッパ回路を設けなくてもよい。 Similarly to the sixth embodiment, since it is a direct feedforward type delta-sigma AD converter, only the first-stage integrator 9-5 has a DA converter, and the second-stage integration has no DA converter. The modulator 9-6, the third-stage integrator 9-7, and the fourth-stage integrator 9-8 need not be provided with a modulation chopper circuit and a demodulation chopper circuit.

（図３２）の１段目積分器９−５、２段目積分器９−６、３段目積分器９−７および４段目積分器９−８に用いている入力回路３−１、ＤＡ変換器４−１の回路構成、および積分容量ＣＨａ、ＣＨｂの値やサンプル容量の値は、共通である必要はない。例えば、入力回路３−１およびＤＡ変換器４−１は（実施例１）（実施例２）（実施例３）および（実施例４）で示した回路のいずれかを使用できる。オペアンプと復調チョッパ５−２として、（００５１）で示した回路を用いても良い。
The input circuit 3-1 used for the first stage integrator 9-5, the second stage integrator 9-6, the third stage integrator 9-7, and the fourth stage integrator 9-8 of FIG. The circuit configuration of the DA converter 4-1, the values of the integration capacitors CHa and CHb, and the sample capacitance need not be common. For example, the input circuit 3-1 and the DA converter 4-1 can use any of the circuits shown in (Embodiment 1), (Embodiment 2), (Embodiment 3), and (Embodiment 4). As the operational amplifier and demodulation chopper 5-2, the circuit shown in (0051) may be used.

（ａ）従来のダブルサンプル技術を用いたデルタシグマＡＤ変換器に用いられる積分器の例１（ｂ）（図１）符号：ＯＰＡＭＰの端子名の説明(A) Example 1 of integrator used in delta-sigma AD converter using conventional double sampling technique (b) (FIG. 1) Code: Explanation of terminal name of OPAMP シングルサンプル技術およびダブルサンプル技術での積分器のタイミングチャートIntegrator timing chart for single-sample and double-sample techniques （図１）のＤＡ変換器の容量の製造偏差により生じる量子化雑音増加を、周波数スペクトラムで示した図The figure which showed the quantization noise increase which arises by the manufacturing deviation of the capacity | capacitance of DA converter of (FIG. 1) with the frequency spectrum. 従来のダブルサンプル技術を用いたデルタシグマＡＤ変換器に用いられる積分器の例２Example 2 of an integrator used in a delta-sigma AD converter using a conventional double sample technique （図４）のＤＡ変換器のスイッチの構成例１Configuration Example 1 of DA Converter Switch (FIG. 4) （図４）のＤＡ変換器のスイッチの構成例２Configuration example 2 of the DA converter switch of FIG. （図４）のＤＡ変換器の動作を示した図１FIG. 1 shows the operation of the DA converter of FIG. （図４）のＤＡ変換器の動作を示した図２FIG. 2 shows the operation of the DA converter of FIG. （図４）のＤＡ変換器の動作を示した図３FIG. 3 shows the operation of the DA converter of FIG. （図４）のＤＡ変換器のブロック図Block diagram of the DA converter (Fig. 4) （図４）のＤＡ変換器の利得の誤差を示した表Table showing gain error of DA converter of (FIG. 4) （図４）の例の積分器に用いられるオペアンプの入力オフセット電圧により生じる量子化雑音の増加を、周波数スペクトラムで示した図The figure which showed the increase in the quantization noise which arises by the input offset voltage of the operational amplifier used for the integrator of the example of (FIG. 4) with a frequency spectrum 実施例１Example 1 実施例１での変調チョッパ回路と復調チョッパ回路の動作Operation of the modulation chopper circuit and the demodulation chopper circuit in the first embodiment 実施例１でのＤＡ変換器の利得の誤差を示した表Table showing error of DA converter gain in embodiment 1 テレスコピックカスコード型のオペアンプに復調チョッパ回路を組み込んだ例Example of demodulating chopper circuit in a telescopic cascode type operational amplifier フォールデットカスコード型のオペアンプに復調チョッパ回路を組み込んだ例Example of demodulating chopper circuit built into a folded cascode operational amplifier 入力回路の例１標準的なシングルサンプル型のスイッチトキャパシタ回路を２回路用いて構成したダブルサンプル型のスイッチトキャパシタ回路Example of input circuit 1 Double-sampled switched capacitor circuit composed of two standard single-sampled switched capacitor circuits 入力回路の例２入力部がクロスカップルド構成のシングルサンプル型のスイッチトキャパシタ回路を２回路用いて構成したダブルサンプル型のスイッチトキャパシタ回路Example 2 of an input circuit A double sample type switched capacitor circuit configured by using two single sample type switched capacitor circuits having a cross-coupled input section. 入力回路の例３Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路Example 3 of input circuit Double-sampled switched capacitor circuit having a Fully-Floating configuration 入力回路の例４入力回路の例１（図１８）と、入力回路の例３（図２０）を組合せた回路Example 4 of input circuit Circuit combining example 1 of input circuit (FIG. 18) and example 3 of input circuit (FIG. 20) 入力回路の例５入力回路の例２（図１９）と、入力回路の例３（図２０）を組合せた回路Example 5 of input circuit Circuit combining example 2 of input circuit (FIG. 19) and example 3 of input circuit (FIG. 20) 実施例１で、入力回路の例２（図１９）を採用した場合のブロック図FIG. 19 is a block diagram when the input circuit example 2 (FIG. 19) is adopted in the first embodiment. 実施例１で、入力回路の例２（図１９）を採用した場合の、入力回路の利得の変動により生じる量子化雑音増加を、周波数スペクトラムで示した図FIG. 5 is a diagram showing, in a frequency spectrum, an increase in quantization noise caused by fluctuations in the gain of the input circuit when Example 2 (FIG. 19) of the input circuit is adopted in the first embodiment. 実施例２Example 2 実施例３Example 3 実施例３での変調チョッパ回路と復調チョッパ回路の動作例Example of Operation of Modulation Chopper Circuit and Demodulation Chopper Circuit in Embodiment 3 実施例３でのＤＡ変換器の利得の誤差を示した表Table showing error of DA converter gain in embodiment 3 実施例４Example 4 実施例５標準的な２次１ビットのデルタシグマＡＤ変換器に適用した例Example 5 Example applied to a standard secondary 1-bit delta-sigma AD converter 実施例６ダイレクトフィードフォワード型の２次１ビットのデルタシグマＡＤ変換器に適用した例Example 6 Example applied to a direct feedforward type secondary 1-bit delta-sigma AD converter 実施例７ダイレクトフィードフォワード型の４次１ビットのデルタシグマＡＤ変換器に適用した例Example 7 Example applied to a direct feedforward type 4th order 1 bit delta sigma AD converter

ＣＬＫ１基本クロック（正相）
ＣＬＫ２基本クロック（逆相）
ＶＩＰ積分器の入力端子（正相）
ＶＩＭ積分器の入力端子（逆相）
ＶＩＰＸ積分器内のノード（正相）
ＶＩＭＸ積分器内のノード（逆相）
ＶＯＰ積分器の出力端子（正相）
ＶＯＭ積分器の出力端子（逆相）
ＶＲＥＦＰ積分器のＤＡ変換器のリファレンス電圧
ＶＲＥＦＭ積分器のＤＡ変換器のリファレンス電圧
ＤＡ＿ＩＮＰＵＴＤＡ変換器の入力端子
ＶＩＣＭバイアス電圧
ＯＰＡＭＰ積分器のオペアンプ
ＶＯＦＦＳＥＴオペアンプの入力オフセット電圧
Ｉ＿ＩＰ入力回路の入力端子（＋）
Ｉ＿ＩＭ入力回路の入力端子（−）
Ｉ＿ＯＰ入力回路の出力端子（＋）
Ｉ＿ＯＭ入力回路の出力端子（−）
ＤＡ＿ＯＰＤＡ変換器の出力端子（＋）
ＤＡ＿ＯＭＤＡ変換器の出力端子（−）
ＩＮ＋オペアンプの入力端子（＋）
ＩＮ− オペアンプの入力端子（−）
ＯＵＴ＋オペアンプの出力端子（＋）
ＯＵＴ− オペアンプの出力端子（−）
ＣＨａ積分器の積分容量
ＣＨｂ積分器の積分容量
３−２ａ入力部がクロスカップルド構成のスイッチトキャパシタ回路のＤＡ変換器１
３−２ｂ入力部がクロスカップルド構成のスイッチトキャパシタ回路のＤＡ変換器２
ＣＳ１ａスイッチトキャパシタ回路のＤＡ変換器１のサンプル容量（正相）
ＣＳ１ｂスイッチトキャパシタ回路のＤＡ変換器１のサンプル容量（逆相）
Ｄ２ａ（＋）［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］×ＣＬＫ２で導通するスイッチ
Ｄ２ｂ（＋）［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］×ＣＬＫ２で導通するスイッチ
Ｄ２ａ（−）ｎｏｔ（［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］）×ＣＬＫ２で導通するスイッチ
Ｄ２ｂ（−）ｎｏｔ（［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］）×ＣＬＫ２で導通するスイッチ
ＣＳ２ａスイッチトキャパシタ回路のＤＡ変換器２のサンプル容量（正相）
ＣＳ２ｂスイッチトキャパシタ回路のＤＡ変換器２のサンプル容量（逆相）
Ｄ１ａ（＋）［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］×ＣＬＫ１で導通するスイッチ
Ｄ１ｂ（＋）［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］×ＣＬＫ１で導通するスイッチ
Ｄ１ａ（−）ｎｏｔ（［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］）×ＣＬＫ１で導通するスイッチ
Ｄ１ｂ（−）ｎｏｔ（［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］）×ＣＬＫ１で導通するスイッチ
Ｓ１ａＣＬＫ１＝１で導通するスイッチ
Ｓ１ｂＣＬＫ１＝１で導通するスイッチ
Ｓ２ａＣＬＫ２＝１で導通するスイッチ
Ｓ２ｂＣＬＫ２＝１で導通するスイッチ
Ｓ１ＤａＣＬＫ１＝１で導通するスイッチ
Ｓ１ＤｂＣＬＫ１＝１で導通するスイッチ
Ｓ２ＤａＣＬＫ２＝１で導通するスイッチ
Ｓ２ＤｂＣＬＫ２＝１で導通するスイッチ
４−１Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路のＤＡ変換器１
４−２Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路のＤＡ変換器２
４−ＮＦｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路のＤＡ変換器Ｎ
ＤＤａ（＋）ＤＡ変換器のスイッチ
ＤＤｂ（＋）ＤＡ変換器のスイッチ
ＤＤａ（−）ＤＡ変換器のスイッチ
ＤＤｂ（−）ＤＡ変換器のスイッチ
ＤＡａ（＋）ＤＡ変換器のスイッチ
ＤＡｂ（＋）ＤＡ変換器のスイッチ
ＤＡａ（−）ＤＡ変換器のスイッチ
ＤＡｂ（−）ＤＡ変換器のスイッチ
ＤＡ＿ＱＤＡ変換器の出力の電荷
ＤＡ＿Ｑ＿ＥＲＲＤＡ変換器の出力の誤差の電荷
ＤＡ＿ＯＵＴＤＡ変換器の出力（電圧）
５−１変調チョッパ回路
５−２復調チョッパ回路
６−１オペアンプに組み込んだ復調チョッパ回路
６−２オペアンプに組み込んだ復調チョッパ回路
ＢＩＡＳ１〜５オペアンプのバイアス電圧
ＣＳＳ１ａシングルサンプル型のスイッチトキャパシタ回路のサンプル容量（正相）
ＣＳＳ１ｂシングルサンプル型のスイッチトキャパシタ回路のサンプル容量（逆相）
ＣＳＳ２ａシングルサンプル型のスイッチトキャパシタ回路のサンプル容量（正相）
ＣＳＳ２ｂシングルサンプル型のスイッチトキャパシタ回路のサンプル容量（逆相）
ＣＳＳ３ａダブルサンプル型のスイッチトキャパシタ回路のサンプル容量（正相）
ＣＳＳ３ｂダブルサンプル型のスイッチトキャパシタ回路のサンプル容量（逆相）
Ｓ＿Ｑ入力回路の出力の電荷
Ｓ＿ＯＵＴ入力回路の出力（電圧）
ＶＩＣＭ０バイアス電圧
７−１ディジタル信号処理ブロック
ＤＡ＿ＩＮＰＵＴ２２番目のＤＡ変換器の入力端子
ＤＡ＿ＩＮＰＵＴＮＮ番目のＤＡ変換器の入力端子
ＡＤ＿ＶＩＰデルタシグマＡＤ変換器の入力（正相）
ＡＤ＿ＶＩＭデルタシグマＡＤ変換器の入力（逆相）
ＡＤ＿ＯＵＴＰＵＴデルタシグマＡＤ変換器の出力
ＶＯＰ１１段目積分器の出力（正相）
ＶＯＭ１１段目積分器の出力（逆相）
ＶＯＰ２２段目積分器の出力（正相）
ＶＯＭ２２段目積分器の出力（逆相）
ＶＯＰ３３段目積分器の出力（正相）
ＶＯＭ３３段目積分器の出力（逆相）
ＶＯＰ４４段目積分器の出力（正相）
ＶＯＭ４４段目積分器の出力（逆相）
８−１量子化器
８−２ディジタルブロック
８−３加算器
９−１２次１ビットのデルタシグマＡＤ変換器の１段目積分器
９−２２次１ビットのデルタシグマＡＤ変換器の２段目積分器
９−３ダイレクトフィードフォワード型の２次１ビットのデルタシグマＡＤ変換器の１段目積分器
９−４ダイレクトフィードフォワード型の２次１ビットのデルタシグマＡＤ変換器の２段目積分器
９−５ダイレクトフィードフォワード型の４次１ビットのデルタシグマＡＤ変換器の１段目積分器
９−６ダイレクトフィードフォワード型の４次１ビットのデルタシグマＡＤ変換器の２段目積分器
９−７ダイレクトフィードフォワード型の４次１ビットのデルタシグマＡＤ変換器の３段目積分器
９−８ダイレクトフィードフォワード型の４次１ビットのデルタシグマＡＤ変換器の４段目積分器 CLK1 Basic clock (positive phase)
CLK2 Basic clock (reverse phase)
VIP integrator input terminal (positive phase)
VIM integrator input terminal (reverse phase)
VIPX Node in integrator (positive phase)
VIMX Node in integrator (reverse phase)
VOP integrator output terminal (positive phase)
VOM integrator output terminal (reverse phase)
VREFP Integrator DA Converter Reference Voltage VREFM Integrator DA Converter Reference Voltage DA_INPUT DA Converter Input Terminal VICM Bias Voltage OPAMP Integrator Op Amp VOFFSET Op Amp Input Offset Voltage I_IP Input Circuit Input Terminal (+)
I_IM Input circuit input terminal (-)
I_OP Input circuit output terminal (+)
I_OM Input circuit output terminal (-)
DA_OP DA converter output terminal (+)
DA_OM DA converter output terminal (-)
IN + Operational amplifier input terminal (+)
IN- Operational amplifier input terminal (-)
OUT + Operational amplifier output terminal (+)
OUT- Operational amplifier output terminal (-)
CHa Integration Capacitor CHb Integrator Integration Capacitor 3-2a Switched Capacitor DA Converter 1 with an Input Port Cross-Coupled Configuration
3-2b D / A converter 2 of a switched capacitor circuit having an input section in a cross-coupled configuration
CS1a Switched capacitor circuit DA converter 1 sample capacity (positive phase)
CS1b Sample capacity of DA converter 1 in switched capacitor circuit (reverse phase)
D2a (+) [Binary signal to be input to DA_INPUT] × Switch D2b (+) that is conductive at CLK2 [Binary signal to be input to DA_INPUT] × Switch D2a (−) not to be conductive at CLK2 ([Binary signal to be input to DA_INPUT]) ) Switch D2b (−) not ([Binary signal input to DA_INPUT]) × CLK2 conducting switch D2b (−) not conducting at CLK2 Sample capacity of DA converter 2 of switched capacitor circuit (positive phase)
CS2b Sample capacity of DA converter 2 in switched capacitor circuit (reverse phase)
D1a (+) [Binary signal input to DA_INPUT] × switch D1b (+) conducted by CLK1 [Binary signal inputted to DA_INPUT] × Switch D1a (−) not conducted by CLK1 (binary signal input to DA_INPUT) ) Switch D1b (−) not ([binary signal input to DA_INPUT]) × CLK1 conductive switch S1a CLK1 = 1 conductive switch S1b CLK1 = 1 conductive switch S2a CLK2 = 1 conductive Switch S2b that conducts when CLK2 = 1 Switch S1Da that conducts when CLK1 = 1 Switch S1Db that conducts when CLK1 = 1 Switch S2Da that conducts when CLK2 = 1 S2Db Switch that conducts when CLK2 = 1 4-1 Full Double-sampled switched capacitor circuit DA converter 1 with y-floating configuration
4-2 DA converter 2 of a double sample type switched capacitor circuit having a Fully-Floating configuration
4-N Full-Floating Double-sampled Switched Capacitor DA Converter N
DDa (+) DA converter switch DDb (+) DA converter switch DDa (-) DA converter switch DDb (-) DA converter switch DAa (+) DA converter switch DAb (+) DA Converter Switch DAa (-) DA Converter Switch DAb (-) DA Converter Switch DA_Q DA Converter Output Charge DA_Q_ERR DA Converter Output Error Charge DA_OUT DA Converter Output (Voltage)
5-1 Modulation chopper circuit 5-2 Demodulation chopper circuit 6-1 Demodulation chopper circuit 6-2 incorporated in operational amplifier Demodulation chopper circuit BIAS1-5 incorporated in operational amplifier Bias voltage CSS1a of operational amplifier Sample capacity of single-sampled switched capacitor circuit (Normal phase)
CSS1b Sample capacity of single sample type switched capacitor circuit (reverse phase)
CSS2a Sample capacity of single sample type switched capacitor circuit (positive phase)
CSS2b Single sample type switched capacitor circuit sample capacity (reverse phase)
CSS3a Double-sampled switched capacitor circuit sample capacity (positive phase)
CSS3b Double-sampled switched capacitor circuit sample capacity (reverse phase)
S_Q Input circuit output charge S_OUT Input circuit output (voltage)
VICM0 Bias voltage 7-1 Digital signal processing block DA_INPUT2 Input terminal DA_INPUT of Nth DA converter Input terminal AD_VIP of Delta Sigma AD converter (positive phase)
AD_VIM Delta Sigma AD converter input (reverse phase)
AD_OUTPUT Delta-sigma AD converter output VOP1 First-stage integrator output (positive phase)
Output of VOM1 first stage integrator (reverse phase)
Output of VOP2 second stage integrator (positive phase)
Output of VOM2 second stage integrator (reverse phase)
VOP3 Third stage integrator output (positive phase)
Output of VOM3 third stage integrator (reverse phase)
VOP4 Output of the 4th stage integrator (positive phase)
Output of VOM4 4th stage integrator (reverse phase)
8-1 Quantizer 8-2 Digital block 8-3 Adder 9-1 Second-stage 1-bit delta sigma AD converter first stage integrator 9-2 Secondary 1-bit delta sigma AD converter 2 Stage Integrator 9-3 First Stage Integrator 9-4 of Direct Feed Forward Type Second Order 1-Bit Delta Sigma AD Converter Second Stage of Direct Feed Forward Type Second Order 1 Bit Delta Sigma AD Converter Integrator 9-5 First-stage integrator 9-6 of direct feedforward type 4th order 1-bit delta-sigma AD converter Second-stage integrator 9-4 of direct feedforward type 4th order 1-bit delta-sigma AD converter 9-7 Third Order Integrator of Direct Feed Forward Type 4th Order 1 Bit Delta Sigma AD Converter 9-8 Direct Feed Forward Type 4th Order 1 Bit Dell Fourth stage integrator sigma AD converter

Claims

A loop filter having one or more integrators for integrating the difference between the input analog signal and the output signal of the digital-analog converter; a quantizer for digitizing the output of the loop filter twice in one clock period; The digital-analog converter which outputs the output of the quantizer as a digital signal and converts the digital signal into an analog signal and feeds it back to an integrator. It is a switched capacitor circuit that performs conversion twice in one clock cycle, and at least one of the integrators is a fully differential circuit, an input circuit for sampling an input analog signal, an operational amplifier, an integration A chopper circuit for modulating the input signal to the operational amplifier and a chip for demodulating the output signal of the operational amplifier. Has Tsu path circuit, wherein the chopper circuit and the digital - delta-sigma AD converter, characterized in that for operation switching in signal generated by the signal input to analog converter

A delta-sigma AD converter according to claim 1,
A delta-sigma AD converter characterized in that a signal input to the digital-analog converter has a data width of 1 bit, and the chopper circuit is switched by the signal.

A delta-sigma AD converter according to claim 1,
A signal input to the digital-analog converter has a data width of 1 bit, and includes a digital signal processing block that performs signal processing of the signal and generates a signal for switching the chopper circuit. Delta Sigma AD converter

A delta-sigma AD converter according to claim 1,
A signal input to the digital-analog converter has a data width larger than 1 bit, and in order to convert the signal into an analog value of 3 or more, a plurality of digital-analogs are performed twice in one clock cycle. Digital signal processing having a digital-analog converter composed of a switched capacitor circuit that performs conversion, and generating a signal for switching the chopper circuit by performing signal processing of a signal input to the digital-analog converter Delta-sigma AD converter characterized by having a block

A delta-sigma AD converter according to claim 1, 2, 3 or 4,
A delta-sigma AD converter comprising a double-sampled switched capacitor circuit having a Fully-Floating configuration as the digital-analog converter

A delta-sigma AD converter according to claim 1, 2, 3 or 4,
As the digital-analog converter, a delta-sigma AD converter comprising a circuit using a double-sampled switched capacitor circuit having a Full-Floating configuration and a single-sampled switched capacitor circuit in combination

A delta-sigma AD converter according to claim 1, 2, 3, 4, 5 or 6,
As an input circuit for sampling the input analog signal, a double-sampled switched capacitor circuit having a fully-floating configuration and a single sample switched capacitor circuit are used together, and the input analog signal is sampled. An input circuit for performing a sampling operation and an integration operation of an input signal of an integrator twice or less than twice in one clock cycle

A delta-sigma AD converter according to claim 1, 2, 3, 4, 5 or 6,
As an input circuit for sampling the input analog signal, a double-sampled switched capacitor circuit having a Full-Floating configuration is provided, and the input circuit for sampling the input analog signal is a sample of the input signal of the integrator. Delta-sigma AD converter characterized in that operation and integration are performed twice or less than twice in one clock cycle

A delta-sigma AD converter according to claim 1, 2, 3, 4, 5 or 6,
The input circuit for sampling the input analog signal has a single sample type switched capacitor circuit, and the input circuit for sampling the input analog signal performs sampling operation and integration operation of the input signal of the integrator. Delta-sigma AD converter characterized by performing twice or less than twice in one clock cycle

A delta-sigma AD converter according to claim 1, 2, 3, 4, 5 or 6,
Instead of the input circuit for sampling the input analog signal, it has an input circuit for transmitting the input analog signal, and between the input terminal and the output terminal of the input circuit for transmitting the input analog signal Delta-sigma AD converter characterized by being coupled by a resistance element

A delta-sigma AD converter according to claim 1, 2, 3, 4, 5 or 6,
Instead of the input circuit for sampling the input analog signal, it has an input circuit for transmitting the input analog signal, and between the input terminal and the output terminal of the input circuit for transmitting the input analog signal Delta-sigma AD converter characterized by short circuit