JP4962828B2 - ワード線ドライバ回路およびこれを利用する方法 - Google Patents
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Description
本発明の以上および他の目的は、ワード線の高速引き下げを促進しつつ、同時に、ワード線がオフにされる時に漏れ電流を制限するデュアルトランジスタ構成を利用するワード線ドライバ回路によって提供される。
図1は、本発明によるワード線ドライバ回路145を有するメモリデバイス100を示す。図1は、デバイス100が、並んだ2つのメモリセル112を有するメモリ回路110の一部分を備えることを示す。メモリ回路110は、通常、ロウおよびカラムで構成される複数のメモリセルを備えるが、ここでは、2つのこのようなメモリセルのみが簡単のために示されることが理解される。メモリ回路110は、メモリセル112のロウおよびカラムに隣接して配置されるワード線140およびビット線150を備える。メモリ回路は、通常、複数のワード線およびビット線を備えるが、ここでは、2つのワード線および1つのビット線のみが簡単のために示されることが理解される。各メモリセル112は、ワード線140に接続されたゲート、ビット線150に接続されたドレインおよびキャパシタ116に接続されたソースを有するパスゲートトランジスタ114を備える。メモリセル112のレイアウトは、DRAMメモリセルの通常のレイアウトである。各ワード線140は、ワード線ドライバ145によって駆動され、各ビット線150は、ビット線ドライバ155によって駆動される。
(要約)
1つ以上のワード線を選択的に充電および放電するワード線駆動回路が提供される。駆動回路は、デュアルトランジスタトポロジを用い、ここで、第1のトランジスタは、信号SOUTによって駆動作れ、第2のトランジスタは、DOUTの時間遅延補完DOUT_BARによって駆動作れる。時間遅延は、DOUTの状態が変化した直後にDOUT_BARの状態が変化することを防止する。その結果、第1および第2のトランジスタの両方が、所定の時間の間に同時にオンにされる。この時間中に、ワード線上の電圧が急速にロー電圧にされる。第2のトランジスタがオフになった場合、高インピーダンスの回路が漏れ電流の流れを制限する。これにより、ワード線がオフであり、かつ、2つ以上のワード線間か、または、ワード線とビット線との間に短絡状態が存在する場合に漏れ電流が最小化される。
Claims (29)
- 集積メモリ回路であって、
複数のワード線と、
前記複数のワード線のうちの1つに結合され、かつ、DOUT信号を受信するワード線ドライバと、
を備え、
前記ワード線ドライバは、
前記ワード線に結合される第1のトランジスタと、
前記DOUT信号を遅延させる遅延段と、
前記遅延段により遅延されたDOUT信号を反転させてDOUT_BAR信号を出力するインバータと、
前記第1のトランジスタと低電圧源との間に設けられ、前記DOUT_BAR信号を受信する第2のトランジスタと、
前記第2のトランジスタに結合され、高インピーダンス電流経路を提供する高インピーダンス回路と、
を備える、集積メモリ回路。 - 前記高インピーダンス回路は、前記第2のトランジスタに並列接続される抵抗器である、
請求項1に記載の集積メモリ回路。 - 前記高インピーダンス回路は、
前記第2のトランジスタに並列接続される抵抗器と、
前記抵抗器に結合されたキャパシタと、
を備える、請求項1に記載の集積メモリ回路。 - 前記高インピーダンス回路は、前記第2のトランジスタに並列接続されるカットオフ状態のトランジスタである、
請求項1に記載の集積メモリ回路。 - 前記低電圧源の電圧は、グランド電圧である、
請求項1に記載の集積メモリ回路。 - 前記低電圧源の電圧は、負の電圧である、
請求項1に記載の集積メモリ回路。 - ロウの複数のワード線と、前記複数のワード線のうちの1つに結合され、DOUT信号を受信するワード線ドライバとを備える集積メモリ回路における前記ワード線ドライバであって、
前記ワード線に結合される第1のトランジスタと、
前記DOUT信号を遅延させる遅延段と、
前記遅延段により遅延されたDOUT信号を反転させてDOUT_BAR信号を出力するインバータと、
前記第1のトランジスタと低電圧源との間に設けられ、前記DOUT_BAR信号を受信する第2のトランジスタと、
前記第2のトランジスタに結合され、高インピーダンス電流経路を提供する高インピーダンス回路と、
を備える、ワード線ドライバ。 - 前記高インピーダンス回路は、前記第2のトランジスタに並列接続される抵抗器である、
請求項7に記載のワード線ドライバ。 - 前記高インピーダンス回路は、
前記第2のトランジスタに並列接続される抵抗器と、
前記抵抗器に結合されたキャパシタと、
を備える、請求項7に記載のワード線ドライバ。 - 前記高インピーダンス回路は、前記第2のトランジスタに並列接続されるカットオフ状態のトランジスタである、
請求項7に記載のワード線ドライバ。 - 前記低電圧源の電圧は、グランド電圧である、
請求項7に記載のワード線ドライバ。 - 前記低電圧源の電圧は、負の電圧である、
請求項7に記載のワード線ドライバ。 - 高電圧源と前記ワード線との間に設けられ、プレチャージ信号がハイになると、オンして前記高電圧源の電圧が前記ワード線に供給される第3のトランジスタを備える、
請求項7に記載のワード線ドライバ。 - メモリアクセスを制御するシステムであって、
低電圧源と、
複数のワード線と、
メモリセルのロウおよびカラム2次元アレイで配置された複数のメモリセルと、前記メモリセルの少なくとも1つのロウに接続された前記複数のワード線のうちの1つのワード線とを有するメモリ回路と、
前記複数のワード線のうちの1つに結合され、DOUT信号を受信する第1のトランジスタと、
前記DOUT信号を遅延させる遅延段と、
前記遅延段により遅延されたDOUT信号を反転させてDOUT_BAR信号を出力するインバータと、
前記第1のトランジスタと前記低電圧源との間に設けられ、前記ワード線上の電圧をローに低下するために低インピーダンス電流経路を提供し、前記DOUT_BAR信号を受信する第2のトランジスタと、
前記第2のトランジスタに結合され、高インピーダンス電流経路を提供する高インピーダンス回路と、
を備える、システム。 - 前記高インピーダンス回路は、前記第2のトランジスタに並列接続される抵抗器である、
請求項14に記載のシステム。 - 前記高インピーダンス回路は、
前記第2のトランジスタに並列接続される抵抗器と、
前記抵抗器に結合されたキャパシタと、
を備える、請求項14に記載のシステム。 - 前記高インピーダンス回路は、前記第2のトランジスタに並列接続されるカットオフ状態のトランジスタである、
請求項14に記載のシステム。 - 前記低電圧源の電圧は、グランド電圧である、
請求項14に記載のシステム。 - 前記低電圧源の電圧は、負の電圧である、
請求項14に記載のシステム。 - 少なくとも1つのワード線を駆動する方法であって、
DOUT信号を受信するステップと、
前記DOUT信号を遅延させて反転させることによりDOUT_BAR信号を生成するステップと、
前記少なくとも1つのワード線と低電圧源とを接続することにより前記DOUT信号及び前記DOUT_BAR信号に基づいて前記少なくとも1つのワード線を停止化させるステップと、
前記少なくとも1つのワード線と前記低電圧源とを高インピーダンス回路を介して接続することにより前記DOUT信号及び前記DOUT_BAR信号に基づいて前記少なくとも1つのワード線を停止化させるステップと
を包含する方法。 - 前記少なくとも1つのワード線を停止化しないことを示す前記DOUT信号を受信しているとき、前記少なくとも1つのワード線に高電圧源の電圧を供給させて前記少なくとも1つのワード線を起動化する、
請求項20に記載の方法。 - 前記少なくとも1つのワード線を停止化しないことを示す前記DOUT信号を受信しているとき、前記DOUT信号がローである、
請求項20に記載の方法。 - 前記信号DOUTに基づいて前記少なくとも1つのワード線上の電圧を前記低電圧減の電圧に引張るステップを包含する、
請求項20に記載の方法。 - 前記DOUT信号に基づいて前記少なくとも1つのワード線と前記低電圧源との間において互いに接続される第1及び第2のトランジスタが共に駆動化して、前記少なくとも1つのワード線と前記低電圧源とが前記第1及び第2のトランジスタを介して接続される、
請求項20に記載の方法。 - 前記高インピーダンス回路は、前記少なくとも1つのワード線上の電流を制限する、
請求項20に記載の方法。 - 前記DOUT信号に基づいて前記少なくとも1つのワード線に接続される前記第1のトランジスタを駆動化させるとともに、前記低電圧源に結合され、かつ、前記高インピーダンス回路が並列接続される前記第2のトランジスタを停止化させる、
請求項24に記載の方法。 - 前記少なくとも1つのワード線が起動化された場合に、少なくとも1つのメモリセルにアクセスするステップをさらに包含する、
請求項20に記載の方法。 - 前記低電圧源の電圧は、グランド電圧である、
請求項20に記載の方法。 - 前記低電圧源の電圧は、負の電圧である、
請求項20に記載の方法。
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