JP4466798B2

JP4466798B2 - DC-DC converter

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Publication number: JP4466798B2
Application number: JP2000156508A
Authority: JP
Inventors: 伸二佐藤
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2000-05-26
Filing date: 2000-05-26
Publication date: 2010-05-26
Anticipated expiration: 2020-05-26
Also published as: JP2001339945A

Description

【０００１】
【発明の属する技術分野】
本発明は、直流−直流変換器に関する。
【０００２】
【従来の技術】
インバータ回路と整流回路との組み合せによって構成した直流−直流変換器即ちＤＣ−ＤＣコンバータは、充電器、コンピュータ用電源等として広く使用されている。
【０００３】
【発明が解決しようとする課題】
ところで、従来の典型的なＤＣ−ＤＣコンバータの整流回路はダイオード整流回路であるので、負荷の電力を電源側に回生することができないという欠点を有する。ＤＣ−ＤＣコンバータの別の形式の整流回路として同期整流回路がある。この同期整流回路では、整流回路のダイオードの電圧降下を低減するためにダイオードに並列にスイッチ素子を接続し、ダイオードの導通期間にスイッチ素子をオン制御する。しかし、同期整流回路のスイッチ素子を制御するための回路が複雑になった。
また、インバータ回路のスイッチ素子及び同期整流回路のスイッチ素子の零電圧スイッチング即ちＺＶＳを可能にする制御回路を簡単に構成することができなかった。
また、リップルの少ない直流出力電圧を得ることが困難であった。
また、整流回路で発生するノイズ又はサージ電圧が問題になった。
また、直流―交流変換回路のスイッチ素子の制御パルスを形成するための回路の簡略化が要求されている。
【０００４】
そこで、本発明の目的は、電力回生可能な直流−直流変換器を提供することにある。
本発明の別な目的は、スイッチの零電圧スイッチング即ちＺＶＳが可能な直流−直流変換器を提供することにある。
本発明の更に別な目的は、インバータ回路のトランスの電位の安定化を容易に図ることができる直流−直流変換器を提供することにある。
本発明の更に別な目的は、リップル成分を低減することができる直流−直流変換器を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明は、直流電力を供給するための第１及び第２の直流電源端子と、前記第１及び第２の直流電源端子間に接続された第１及び第２のスイッチの直列回路と、前記第１及び第２の直流電源端子間に接続された第３及び第４のスイッチの直列回路と、前記第１及び第２のスイッチの相互接続点と前記第３及び第４のスイッチの相互接続点との間に接続されたトランスの１次巻線と、前記１次巻線に電磁結合された前記トランスの２次巻線と、前記２次巻線に接続された少なくとも第５及び第６のスイッチを有する同期整流回路と、前記同期整流回路と直流出力端子との間に接続された平滑回路と、前記第１、第２、第３、第４、第５及び第６のスイッチのオン，オフ制御信号を形成する制御回路と、を有する直流−直流変換器であって、前記制御回路が、鋸波を発生する鋸波発生器と、前記鋸波の最低値から最高値までの振幅値（Ｖｐ）を示す信号を発生する振幅値発生手段と、前記鋸波の最低値と最高値との中間値（Ｖｃｔ）を示す信号を発生する中間値発生手段と、前記第１．第２．第３及び第４のスイッチを制御するためのパルスの幅を指令するためのものであって、前記鋸波の最低値と前記中間値（Ｖｃｔ）との間の値から成る第１のパルス幅指令値（Ｖ１）を発生するパルス幅指令値発生手段と、前記最高値（Ｖｐ）から前記第１のパルス幅指令値（Ｖ１）を減算して第２のパルス幅指令値（Ｖ２）を出力する減算手段と、前記第１のパルス幅指令値（Ｖ１）と前記鋸波とを比較して前記第１のスイッチの制御パルスを形成し且つ前記第２のスイッチを前記第１のスイッチのオフ期間の少なくとも一部においてオンに制御するための制御パルスを形成する第１のパルス形成手段と、前記第２のパルス幅指令値（Ｖ２）と前記鋸波とを比較して前記第３のスイッチの制御パルスを形成し且つ前記第４のスイッチを前記第３のスイッチのオフ期間少なくとも一部においてオンに制御するための制御パルスを形成する第２のパルス形成手段と、前記中間値（Ｖｃｔ）と前記前記鋸波とを比較して前記第５のスイッチの制御パルスを形成し且つ前記第６のスイッチを少なくとも前記第５のスイッチのオフ期間の一部においてオンに制御するための制御パルスを形成する第３のパルス形成手段とを備えていることを特徴とする直流−直流変換器に係わるものである。
【０００６】
なお、請求項２に示すように同期整流回路を有する直流―直流変換器を構成することができる。
また、請求項３に示すように、第１〜第４のダイオード及び第１〜第４のコンデンサを第１〜第４のスイッチに並列に接続することが望ましい。
また、請求項４に示すように、トランスの２次巻線にセンタタップを設け、同期整流回路を第５及び第６のスイッチで構成することができる。
また、請求項５に示すように、第５及び第６のスイッチに並列に第５及び第６のダイオードを接続することが望ましい。
また、請求項６に示すように、同期整流回路を第５〜第８のスイッチのブリッジ回路で形成することができる。
また、請求項７に示すように、第５〜第８のスイッチに並列に第５〜第８のダイオードを接続することが望ましい。
また、請求項８に示すように、平滑回路をリアクトルとコンデンサとから成るチョ−クインプット型に形成することが望ましい。
また、請求項９に示すようにクランプ回路を設けることが望ましい。
【０００７】
【発明の効果】
各請求項の発明によれば、第１〜第４のスイッチの制御パルスを容易に形成することができる。
また、各請求項の発明によれば、鋸波の中間値に基づいて第５及び第６のスイッチ又は第５〜第８のスイッチの制御信号を形成し、中間値と最低値との間に設定された第１及び第２のパルス幅指令値によって第１及び第２のスイッチの制御信号を形成し、中間値と最高値との間に設定された第２又は第１のパルス幅指令値によって第３及び第４のスイッチの制御信号を形成する。従って、第１〜第６のスイッチ又は第１〜第８のスイッチの制御信号を中間値と第１及び第２のパルス指令値と鋸波とを使用して容易且つ低コストに形成することができる。更に詳細には、例えば第１及び第２のスイッチを３相変換回路（３相インバータ又はコンバータ）の第１相のスイッチ回路、第３及び第４のスイッチを３相変換回路の第２相のスイッチ回路、第５及び第６のスイッチ又は第５〜第８のスイッチを３相変換回路の第３相のスイッチ回路と同様に取り扱って、３相変換回路の３相のスイッチ制御信号形成回路の一部を変形したものによって本発明の第１〜第６のスイッチ又は第１〜第８のスイッチの制御信号を形成することが可能になり、制御回路のコストの低減を図ることができる。
請求項３の発明によれば、第１〜第４のコンデンサによる部分共振によって第１〜第４のスイッチの零電圧スイッチング即ちＺＶＳが可能になり、第１〜第４のスイッチング損失を低減することができる。
請求項５及び７の発明によれば、第５及び第６のスイッチ、又は第５〜第８のスイッチがオフになった後に第５及び第６のダイオード又は第５〜第８のダイオードを介して電流を流すことができ、平滑性の良い出力電圧を得ることができる。
請求項８によれば、リアクトルによって電流の連続性が良くなり、平滑性の良い出力電圧を得ることができる。
請求項９によれば、同期整流回路のスイッチとダイオードとのいずれか一方又は両方によって発生するノイズ又は過電圧を抑制することができる。
【０００８】
【実施形態及び実施例】
次に、図１〜図８を参照して本発明の実施形態及び実施例を説明する。
【０００９】
【第１の実施例】
本発明の第１の実施例に従う直流−直流変換器即ちＤＣ−ＤＣコンバータは図１に示すように、整流回路、コンバータ回路又は電池等から成る直流電源１に接続される第１及び第２の直流電源端子１ａ、１ｂを有する。第１及び第２の直流電源端子１ａ、１ｂ間には入力コンデンサＣin及びブリッジ型変換回路が接続されている。ブリッジ型変換回路は、第１及び第２の直流電源端子１ａ、１ｂ間に接続された第１及び第２のスイッチＱ1 、Ｑ2 の直列回路と、第３及び第４のスイッチＱ3 、Ｑ4 の直列回路とを有する。第１、第２、第３及び第４のスイッチＱ1 ，Ｑ2 、Ｑ3 、Ｑ4 は電界効果トランジスタ（ＦＥＴ）から成る半導体スイッチである。第１、第２、第３及び第４のスイッチＱ1 、Ｑ2 、Ｑ3 、Ｑ4 にそれぞれ並列に第１、第２、第３及び第４のダイオードＤ1 、Ｄ2 、Ｄ3 、Ｄ4 が接続されている。第１〜第４のダイオードＤ1 〜Ｄ4 は電源１の電圧によって逆バイアスされる方向性を有している。これ等のダイオードＤ1 〜Ｄ4 は第１〜第４のスイッチＱ1 〜Ｑ4 と同一の半導体基体に設けた内蔵ダイオードとすることができる。第１〜第４のスイッチＱ1 〜Ｑ4 の零電圧スイッチング即ちＺＶＳを可能にするために、第１〜第４のスイッチＱ1 〜Ｑ4 にそれぞれ並列に第１、第２、第３及び第４のコンデンサＣ1 、Ｃ2 、Ｃ3 、Ｃ4 が接続されている。なお、第１〜第４のコンデンサＣ1 〜Ｃ4 を第１〜第４のスイッチＱ1 〜Ｑ4 の寄生容量とすることもできる。従って、本願での第１〜第４のコンデンサＣ1 〜Ｃ4 は個別コンデンサ又は寄生容量を意味するものとする。
【００１０】
第１〜第４のスイッチＱ1〜Ｑ4から成る直流―交流変換回路の出力回路又は負荷回路としてのトランスＴは１次巻線Ｎ1 と２次巻線Ｎ2 とを有する。１次巻線Ｎ1 は、第１及び第２のスイッチＱ1 、Ｑ2 の相互接続点と第３及び第４のスイッチＱ3 、Ｑ4 の相互接続点との間に接続されている。２次巻線Ｎ2 はセンタタップＰo を有し、第１の部分Ｎ2aと第２の部分Ｎ2bに分割されている。
【００１１】
２次巻線Ｎ2 と第１及び第２の直流出力端子２ａ、２ｂとの間には、同期整流回路３と平滑回路４とが接続されている。同期整流回路３は半導体スイッチ素子としてのＦＥＴから成る第５及び第６のスイッチＱ5 、Ｑ6 と、第５及び第６のダイオードＤ5 、Ｄ6 とから成る。第５のスイッチＱ5 は２次巻線Ｎ2 の一方の端子Ｐ1 と平滑回路４の一方の入力端子としての一方の入力ライン６ａとの間に接続され、第６のスイッチＱ6は２次巻線Ｎ2 の他方の端子Ｐ2 と平滑回路４の一方の入力端子としての一方の入力ライン６ａとの間に接続されている。２次巻線Ｎ2 のセンタタップＰo は平滑回路４の他方の入力ライン６ｂに接続されている。
第５及び第６のダイオードＤ5 、Ｄ6 は第５及び第６のスイッチＱ5 、Ｑ6 にそれぞれ並列に接続されている。第５及び第６のダイオードＤ5 、Ｄ6 は平滑用コンデンサＣo の電圧で逆バイアスされる方向性を有する。なお、第５及び第６のダイオードＤ5 、Ｄ6 を第５及び第６のスイッチＱ5 、Ｑ6 と同一の半導体基体に設けた内蔵ダイオードとすることができる。第５及び第６のスイッチＱ5 、Ｑ6 は絶縁ゲート型ｎチャネルＦＥＴであるので、正方向電流と逆方向電流との両方を流すことができる。
【００１２】
平滑回路４はリアクトルＬo とコンデンサＣo とから成るチョークインプット型平滑回路である。リアクトルＬo は平滑回路４の一方の入力ライン６ａとコンデンサＣo の一端との間に接続されている。コンデンサＣo は対の出力端子２ａ、２ｂ間に接続されている。なお、リアクトルＬo を平滑回路４の他方の入力ライン６ｂとコンデンサＣo の他端との間に接続することもできる。コンデンサＣo に接続された第１及び第２の直流出力端子２ａ、２ｂ間には負荷（図示せず）が接続される。
【００１３】
制御回路５は、第１〜第６のスイッチＱ1 〜Ｑ6 のゲート即ち制御端子に制御信号を送るものである。なお、制御回路５は第１〜第６のスイッチＱ1 〜Ｑ6 にそれぞれ接続されているが、図１では図示を簡略化するために上記接続が省略されている。この制御回路５は出力端子２ａ、２ｂ間の電圧を一定に制御するために、出力端子２ａ、２ｂにも接続されている。
【００１４】
図２は図１の制御回路５の詳細を示す。この制御回路５は、鋸波発生器１０、Ｖp 値発生器１１、０．５Ｖp 発生器１２、パルス幅指令値発生器１３、減算器１４、第１、第２及び第３のパルス形成回路１５、１６、１７、出力電圧検出回路１８、誤差増幅器１９及び基準電圧源２０を有する。なお、この制御回路５はテキサス社のＤＳＰであるＴＭＳ３２０Ｆ２４０に内蔵されているＰＷＭ発生器を使用して構成することができる。
【００１５】
鋸波発生器１０は、図３（Ａ）に示すように増加の速度と低下の速度とが同一の鋸波電圧（以下、鋸波と言う）Ｖt を同期Ｔａを有して繰返して発生する。この鋸波Ｖt の繰返し周波数は例えば２０〜１５０kHZ である。この実施例では鋸波Ｖt の最低値は零ボルトであり、最高値はＶp ボルトである。
【００１６】
増幅値発生手段としてのＶp 値発生器１１は、鋸波Ｖt の最高値Ｖp と最低値（０Ｖ）との差の値に相当する振幅値Ｖp を発生するものであり、例えばＶp を示す基準電圧源又はＶp を示すデータが格納されたメモリ手段で構成される。
【００１７】
中間値発生手段としての０．５Ｖp 発生器１２は、鋸波Ｖt の最低値（０Ｖ）と最高値（Ｖp ）との中間値Ｖctを示す値０．５Ｖp を発生するものであり、例えば０．５Ｖp を示す基準電圧源又はこれを示すデータが格納されたメモリ手段で構成される。
【００１８】
パルス幅指令値発生器１３は、第１〜第４のスイッチＱ1 〜Ｑ4 を制御するための制御パルスの幅の情報を含む第１のパルス幅指令値Ｖ1 を発生するものである。この実施例では、図３（Ａ）に示すように、第１のパルス幅指令値Ｖ1 は０〜０．５Ｖp の範囲内の値を有する。
【００１９】
減算器１４はＶp 発生器１１から与えられた鋸波Ｖt の振幅値Ｖp から第１のパルス幅指令値Ｖ1 を減算して第２のパルス幅指令値Ｖ2 を形成するものである。第２のパルス幅指令値Ｖ2 は、図３（Ａ）に示すように中間値Ｖct＝０．５Ｖp と最高値Ｖp との間の値を有する。
【００２０】
出力電圧を一定に制御するための第１のパルス幅指令値Ｖ1 を形成するために、電圧検出回路１８は、図１の出力端子２ａ、２ｂに接続されている。誤差増幅器１９は、電圧検出回路１８から得られた検出値と基準電圧源２０の基準電圧との差を示す信号を形成し、パルス幅指令値発生器１３に送る。パルス幅指令値発生器１３は誤差増幅器１９の出力に比例した第１のパルス幅指令値Ｖ1を電圧信号の形式で発生する。
【００２１】
第１のパルス形成回路１５は、第１の比較器２１と、第１及び第２のスイッチ制御信号Ｖg1、Ｖg2を形成するためのＶg1及びＶg2形成回路２２、２３とから成る。第１の比較器２１は鋸波Ｖt と第１のパルス幅指令値Ｖ1 とを比較して図３（Ｂ）に示す第１の比較出力Ｖa を２値信号の形式で出力する。Ｖg1形成回路２２は、第１のスイッチＱ1 の制御パルスを形成するものであって、第１の比較器２１の出力Ｖa の立上り時点ｔ12を時間Ｔd だけ遅延した時点ｔ13で低レベルから高レベルに転換し、第１の比較出力Ｖa の高レベルから低レベルへの転換時点ｔ14に同期して高レベルから低レベルになるパルスを図３（Ｅ）に示すように形成し、このパルスを第１の制御信号Ｖg1として第１のスイッチＱ1 の制御端子に送る。Ｖg2形成回路２３は、第２のスイッチＱ2 を第１のスイッチＱ1 のオフ期間にオンに制御するための制御信号Ｖg2を形成するためのものであって、図３（Ｆ）に示すように図３（Ａ）に示す第１の比較器２１の出力Ｖa の高レベルから低レベルへの転換時点ｔ1 から時間Ｔd だけ遅延したｔ2 時点で図３（Ｆ）に示すように低レベルから高レベルに立上り、第１の比較器２１の出力Ｖa の低レベルから高レベルへの立上り時点ｔ12で高レベルから低レベルに立下るパルスを形成し、これを第２の制御信号Ｖg2として第２のスイッチＱ2 の制御端子に送る。
【００２２】
第２のパルス形成回路１６は、第２の比較器２４と、第３及び第４の制御信号Ｖg3、Ｖg4を形成するためのＶg3及びＶg4形成回路２５、２６とから成る。第２の比較器２４は鋸波Ｖt と減算器１４の出力から成る第２のパルス幅指令値Ｖ2 とを比較して図３（Ｃ）に示す比較出力Ｖb を２値信号の形式で発生する。Ｖg3形成回路２５は、第３のスイッチＱ3 を制御するパルスを形成するものであって、第２の比較器２４の出力Ｖb の高レベルから低レベルへの転換時点ｔ5 から時間Ｔd だけ遅延した時点ｔ6 で低レベルから高レベルに立上り、その後第２の比較器２４の出力Ｖb の低レベルから高レベルへの転換時点ｔ8 にて高レベルから低レベルに転換するパルスを図３（Ｇ）に示すように形成し、これを第３の制御信号Ｖg3として第３のスイッチＱ3 の制御端子に送る。Ｖg4形成回路２６は、第４のスイッチＱ4 を制御するパルスを形成するものであって、第２の比較器２４の出力Ｖb の低レベルから高レベルへの立上り時点ｔ8 から時間Ｔd だけ遅延した時点ｔ9 で低レベルから高レベルに転換し、第２の比較器２４の出力Ｖb が高レベルから低レベルに転換する時点ｔ18で高レベルから低レベルに転換するパルスを図３（Ｈ）に示すように形成し、これを第４のスイッチＱ4 の制御端子に送る。
【００２３】
第３のパルス形成回路１７は、デュ−テイ比がほぼ５０％の第５及び第６のスイッチＱ５、Ｑ6の制御信号を形成するものであって、第３の比較器２７と第５及び第６の制御端子Ｖg5、Ｖg6を形成するためのＶg5、Ｖg6形成回路２８、２９とから成る。第３の比較器２７は鋸波Ｖt と０．５Ｖp 発生器１２の出力０．５Ｖp とを比較して図３（Ｄ）に示す２値の比較出力Ｖc を発生する。Ｖg5形成回路２８は第５のスイッチＱ5 を制御するパルスを形成するものであって、第３の比較器２７の出力Ｖc の低レベルから高レベルへの立上り時点ｔ10に同期して低レベルから高レベルに転換し、第３の比較器２７の出力Ｖc の高レベルから低レベルへの転換時点ｔ16から時間Ｔd だけ遅延した時点ｔ17で高レベルから低レベルに転換するパルスを図３（Ｉ）に示すように形成し、これを第５のスイッチＱ5 の制御端子に送る。Ｖg6形成回路２９は第６のスイッチＱ6 を第５のスイッチＱ5 のオフ期間にオンに制御するための第６の制御信号Ｖg6を形成するものであって、第３の比較器２７の出力Ｖc の高レベルから低レベルへの転換時点ｔ3 に同期して低レベルから高レベルに転換し、第３の比較器２７の出力Ｖc の低レベルから高レベルへの転換時点ｔ10から時間Ｔd だけ遅延した時点ｔ11で高レベルから低レベルに転換するパルスを図３（Ｊ）に示すように形成し、このパルスを第６の制御信号Ｖg6として第６のスイッチＱ6 の制御端子に送る。図３における各遅延時間Ｔd は第１〜第６のスイッチＱ1 〜Ｑ6 のターンオフ時にそれぞれの両端子間電圧即ちドレイン・ソース間電圧が零ボルトから電源電圧まで立上る所要時間にほぼ一致している。
【００２４】
次に、図１のＤＣ−ＤＣコンバータの動作を図３を参照して説明する。なお、電流経路は各部の参照符号のみで示すことにする。図３（Ｅ）（Ｈ）（Ｉ）に示すようにｔ1 時点の直前においては、第１、第４及び第５のスイッチＱ1 、Ｑ4 、Ｑ5 がオンである。従って、トランスＴの１次側では１ａ−Ｑ1 −Ｎ1 −Ｑ4 −１ｂの経路で図３（Ｋ）で点線で示す電流Ｉq1が流れ、２次側では、Ｎ2a−Ｑ5 −Ｌo −Ｃo の経路で図３（Ｎ）に示す電流Ｉq5が流れる。なお、この期間には、電源１の電圧Ｅ1 が１次巻線Ｎ1 に印加され、２次巻線Ｎ2 には１次巻線Ｎ1 との巻数比に応じた電圧が誘起し、コンデンサＣo 及び負荷に電力が供給される。
【００２５】
ｔ1 〜ｔ2 期間には、第４及び第５のスイッチＱ4 、Ｑ5 のオン制御が継続しているが、第１のスイッチＱ1 はｔ1 でターンオフ制御される。従って、１ａ−Ｃ1 −Ｎ1 −Ｑ4 −１ｂの経路で第１のコンデンサＣ1 の充電電流が流れ、第１のコンデンサＣ1 の電圧即ち第１のスイッチＱ1 の電圧Ｖq1が図３（Ｋ）に示すように傾斜を有して立上る。これにより第１のスイッチＱ1 のＺＶＳが達成され、このスイッチング損失が小さくなり且つノイズが抑制される。このｔ1 〜ｔ2 期間には、Ｃ2 −Ｎ1 −Ｑ4 の回路で第２のコンデンサＣ2 の放電電流が流れ、第２のスイッチＱ2 の電圧Ｖq2は図３（Ｌ）に示すように徐々に低下する。また、ｔ1 〜ｔ2 期間において、２次側には、Ｎ2a−Ｑ5 −Ｌo −Ｃo の経路で電流Ｉq5が図３（Ｎ）に示すように流れ続ける。
【００２６】
ｔ2 〜ｔ3 期間には、図３（Ｆ）（Ｈ）（Ｉ）に示すように第２、第４及び第５のスイッチＱ2 、Ｑ4 、Ｑ5 がオン制御され、残りのスイッチＱ1 、Ｑ3 、Ｑ6 はオフ制御される。従って、１次巻線Ｎ1 は第２及び第４のスイッチＱ2 、Ｑ4 で短絡されている。ｔ2 時点で第２のスイッチＱ2 をターンオン制御すると、ｔ2 時点で第２のスイッチＱ2 の電圧Ｖq2は零になっているので、ＺＶＳが達成される。このｔ2 〜ｔ3 期間には、Ｎ1 −Ｑ4 −Ｑ2 の経路で電流が流れる。この電流は図３（Ｌ）で点線で示す電流Ｉq2及び図３（Ｍ）に示す電流Ｉ1 である。２次側においては、リアクトルＬo の蓄積エネルギの放出によってＬo −Ｃo −Ｎ2a−Ｑ5 の経路で図３（Ｎ）に示す電流Ｉq5が流れる。なお、ｔ2 〜ｔ3 期間には、１次巻線Ｎ1 の電圧及び２次巻線Ｎ2a、Ｎ2bの電圧及び第５のスイッチＱ5 の電圧がそれぞれ実質的に零である。従って、この期間には第６のスイッチＱ6 の電圧も零である。
【００２７】
ｔ3 〜ｔ4 期間には、図３（Ｆ）（Ｈ）（Ｉ）（Ｊ）に示すように第２、第４、第５及び第６のスイッチＱ2 、Ｑ4 、Ｑ5 、Ｑ6 がオン制御され、この他のスイッチはオフ制御される。この結果、ｔ2 〜ｔ3 期間と同様にＮ1 −Ｑ4 −Ｑ2 の経路に図３（Ｍ）の電流Ｉ1 が流れる。ｔ3 時点で第６のスイッチＱ6 がターンオン制御されるが、この時点で第６のスイッチＱ6 の両端子間電圧は零であるので、ＺＶＳとなる。
【００２８】
ｔ4 〜ｔ5 区間では、図３（Ｆ）（Ｈ）（Ｊ）に示すように第２、第４、第６のスイッチＱ2 、Ｑ4 、Ｑ6 がオン制御される。ｔ4 時点で第５のスイッチＱ5 がターンオフ制御されるが、２次巻線Ｎ2 の電圧が零であり且つ第６のスイッチＱ6 の電圧も零であるので、第５のスイッチＱ5 はＺＶＳでターンオフされる。なお、第５のスイッチＱ5 がオフになってもＮ2a−Ｄ5 −Ｌo −Ｃo の経路で図３（Ｏ）の電流Ｉd5が流れる。
【００２９】
ｔ5 〜ｔ6 期間には、図３（Ｆ）（Ｊ）に示すように第２及び第６のスイッチＱ2 、Ｑ6 のみがオン制御され、この他のスイッチＱ1 、Ｑ3 、Ｑ4 、Ｑ5 はオフ制御される。これにより、Ｃ3 −１−Ｑ2 −Ｎ1 の経路で第３のコンデンサＣ3 の電荷が共振で放出され、この電圧が徐々に低下し、ｔ6 時点で零になる。他方、第４のコンデンサＣ4 は電源１の電圧Ｅ1 まで徐々に充電される。これにより、ｔ5 時点での第４のスイッチＱ4 のターンオフはＺＶＳになる。２次側においては、Ｎ2a−Ｄ5 −Ｌo −Ｃo の経路で電流Ｉd5が図３（Ｏ）に示すように流れる。
【００３０】
ｔ6 〜ｔ7 では、図３（Ｆ）（Ｇ）（Ｊ）に示すように第２、第３、第６のスイッチＱ2 、Ｑ3 、Ｑ6 がオン制御状態にあり、この他のスイッチはオフ制御状態にある。この期間にはＮ1 −Ｑ3 −１−Ｑ2 の経路で電流が流れる。ｔ6 時点で第３のスイッチＱ3 がターンオン制御されるが、ｔ6 時点でこの電圧が零になっているので、ＺＶＳが達成される。このｔ6 〜ｔ7 期間において２次側には、Ｌo −Ｃo −Ｎ2a−Ｄ5 の経路及びＬo −Ｃo −Ｎ2b−Ｑ6 の経路に電流が流れる。
【００３１】
ｔ7 〜ｔ8 期間には、ｔ6 〜ｔ7 期間と同様に図３（Ｆ）（Ｇ）（Ｊ）に示すように第２、第３、第６のスイッチＱ2 、Ｑ3 、Ｑ6 がオン制御状態にある。これにより、１−Ｑ3 −Ｎ1 −Ｑ2 の経路で１次巻線Ｎ1 に電源１の電圧Ｅ1 が印加され、ここに電流Ｉ1 が流れる。また、２次側において、Ｎ2b−Ｑ6 −Ｌo −Ｃo の経路でコンデンサＣo が充電される。
【００３２】
ｔ8 〜ｔ9 期間には、図３（Ｆ）（Ｊ）に示すように第２及び第６のスイッチＱ2 、Ｑ6 のみがオン制御される。ｔ8 で第３のスイッチＱ3 がターンオフ制御されると、第３のコンデンサＣ3 が電源電圧Ｅ1 に向って徐々に充電され、第３のスイッチＱ3 のＺＶＳが達成される。一方、ｔ8 〜ｔ9 期間において第４のコンデンサＣ4 の電圧は零に向って徐々に低下する。
【００３３】
ｔ9 〜ｔ10期間には、図３（Ｆ）（Ｈ）（Ｊ）に示すように第２、第４、第６のスイッチＱ2 、Ｑ4 、Ｑ6 のみがオン制御される。ｔ9 において第４のスイッチＱ4 がターンオン制御されるが、ｔ9 時点で第４のスイッチＱ4 及び第４のコンデンサＣ4 の電圧が零であるので、ＺＶＳが達成される。
【００３４】
ｔ10〜ｔ11期間では、図３（Ｆ）（Ｈ）（Ｉ）（Ｊ）に示すように第２、第４、第５、第６のスイッチＱ2 、Ｑ4 、Ｑ5 、Ｑ6 のみがオン制御される。ｔ10時点で第５のスイッチＱ5 をターンオン制御する時に２次巻線Ｎ2 の電圧が零であるので、第５のスイッチＱ5 の電圧も零であり、ＺＶＳが達成される。
【００３５】
ｔ11〜ｔ12期間には、図３（Ｆ）（Ｈ）（Ｉ）に示すように第２、第４及び第５のスイッチＱ2 、Ｑ4 、Ｑ5 のみがオン制御される。ｔ11時点での第６のスイッチＱ6 のターンオフはＺＶＳとなる。即ちｔ11時点で、２次巻線Ｎ2 の電圧は零であり、第６のスイッチＱ6 は第５のスイッチＱ5 で短絡されているので、第６のスイッチＱ6 の電圧は零であり、ＺＶＳになる。このｔ11〜ｔ12期間には、Ｌo −Ｃo −Ｎ2b−Ｄ6 の経路で図３（Ｑ）に示す電流Ｉd6が流れる。
【００３６】
ｔ12〜ｔ13期間には、図３（Ｈ）（Ｉ）に示すように第４及び第５のスイッチＱ4 、Ｑ5 のみがオン制御される。ｔ12時点で第２のスイッチＱ2 がターンオフ制御されると、第２のコンデンサＣ2 が徐々に充電され、第１のコンデンサＣ1 が徐々に放電されてｔ13時点で零になる。従って、ｔ12時点での第２のスイッチＱ2 のターンオフはＺＶＳになる。また、ｔ13時点の第１のスイッチＱ1 のターンオンもＺＶＳになる。
【００３７】
本実施例のＤＣ−ＤＣコンバータは次の効果を有する。
（１）２次側に第５及び第６のスイッチＱ5 、Ｑ6 を設けることによって、軽負荷時においてもリアクトルＬo の電流の連続性を確保することが可能になり、リップルを低減することができる。
（２）第５及び第６のスイッチＱ5 、Ｑ6 を介して出力端子２ａ、２ｂ側からトランスＴ側に回生電流を流すことが可能になる。即ち、負荷の電力を電源１に回生することができる。
（３）Ｖp 発生器１１、０．５Ｖp 発生器１２、パルス幅指令値発生器１３、減算器１４を設け、第１、第２及び第３の比較器２１、２４、２７による図３（Ａ）〜（Ｄ）に示す比較動作によって第１〜第６のスイッチＱ1 〜Ｑ6 の制御信号Ｖg1〜Ｖg6を形成するので、これ等の制御信号Ｖg1〜Ｖg6を簡単な回路によって形成することができる。
（４）各スイッチＱ1 〜Ｑ6 のＺＶＳが可能であり、スイッチング損失を低減することができる。
（５）第１、第２及び第３の比較器２１、２４、２７として、３相のスイッチング回路におけるゲート信号生成用の比較器を使用することが可能になり、部品の共通化によってコストの低減を図ることができる。
（６）第１〜第４のスイッチＱ1 〜Ｑ4 はデッドタイムを除き、第１〜第４のスイッチＱ1 〜Ｑ4 のいずれかがオンしている。従って、トランスＴの１次巻線Ｎ1 の電圧を安定化することができる。即ち、従来のＤＣ−ＤＣコンバータでは、軽負荷時にＰＷＭのパルス幅が狭くなるために第１〜第４のスイッチＱ1 〜Ｑ4 の全てがオフになる時間が長くなることがある。このオフ期間が短い場合には、トランスＴの１次巻線Ｎ1 のインダクタンスによる電流が第１〜第４のダイオードＤ1 〜Ｄ4 を通って流れ、１次巻線Ｎ1 の電位の安定化を図ることができるが、オフ期間が長くなると第１〜第４のダイオードＤ1 〜Ｄ4 を通って流れる電流が無くなり、トランスの１次巻線Ｎ1 の電位が不安定になる。これにより第１〜第４のスイッチＱ1 〜Ｑ4 のターンオン時のＺＶＳが確実に出来なくなり、またサージ電流が流れることもある。これに対し、本実施例では、第１〜第４のスイッチＱ1 〜Ｑ4 のいずれかがオン状態にあるので、１次巻線Ｎ1 の電位の安定化を図ることができる。
【００３８】
【第２の実施例】
次に、図４及び図５を参照して第２の実施例のＤＣ−ＤＣコンバータを説明する。但し、第１の実施例と共通する部分の図示を省略し、図１を参照する。また，図４において図２と実質的に同一の部分には同一の符号を付してその説明を省略する。
【００３９】
第２の実施例のＤＣ−ＤＣコンバータは、図１及び図２の制御回路５を図４の制御回路５ａに変形した他は、図１と同一に構成したものである。図４の制御回路５ａは、図２のパルス幅指令値発生器１３及び減算器１４をパルス幅指令値発生器１３ａ及び減算器１４ａに変えた他は図２と同一に構成したものである。図４のパルス幅指令値発生器１３ａは、図５に示す中間値０．５Ｖp とピーク値Ｖp との間の値を有する第１のパルス幅指令値Ｖ1 を発生する。減算器１４ａはピーク値Ｖp から第１のパルス幅指令値Ｖ1 を減算した値からなる第２のパルス幅指令値Ｖ2 を発生する。図４及び図５の第２のパルス幅指令値Ｖ2 は図２及び図３の第１のパルス幅指令値Ｖ1 と同様に機能し、第１の比較器２１に入力する。図４及び図５の第１のパルス幅指令値Ｖ1 は図２及び図３の第２のパルス幅指令値Ｖ2 と同様に機能し、第２の比較器２４に入力する。従って、図４の第１〜第３の比較器２１、２４、２７からは図２のこれ等の出力と同一の出力が得られる。これにより、第２の実施例によっても第１の実施例と同一の効果を得ることができる。
【００４０】
【第３の実施例】
次に、図６に示す第３の実施例のＤＣ−ＤＣコンバータを説明する。但し、図６において図１と実質的に同一の部分には同一の符号を付してその説明を省略する。図６のＤＣ−ＤＣコンバータは、図１のトランスＴと整流回路３と制御回路５ｂとを、トランスＴa と整流回路３ａと制御回路５ｂとに変形し、この他は図１と同様に構成したものである。
【００４１】
図６のトランスＴa の１次巻線Ｎ1 に接続されている１次側回路１０は、図１のトランスＴの１次巻線Ｎ1 よりも電源側の回路と同一である。図６のトランスＴa の２次巻線Ｎ2 はセンタタップを有していない。整流回路３ａはブリッジ接続された第５、第６、第７及び第８のスイッチＱ5 、Ｑ6 、Ｑ7 、Ｑ8 と第５、第６、第７及び第８のダイオードＤ5 、Ｄ6 、Ｄ7 、Ｄ8 とから成る。第５及び第７のスイッチＱ5 、Ｑ7 の相互接続点は２次巻線Ｎ2 の一端に接続され、第２及び第４のスイッチＱ2 、Ｑ4 の相互接続点は２次巻線Ｎ2 の他端に接続されている。第５及び第７のスイッチＱ5 、Ｑ7 の直列回路と第６及び第８のスイッチＱ6 、Ｑ8 の直列回路とは、平滑回路４の対の入力ライン６ａ、６ｂ間に接続されている。第５、第６、第７及び第８のダイオードＤ5 、Ｄ6 、Ｄ7 、Ｄ8 は、コンデンサＣo の電圧で逆バイアスされる方向性を有して第５、第６、第７及び第８のスイッチＱ5 、Ｑ6 、Ｑ7 、Ｑ8 に並列に接続されている。なお、ダイオードＤ5 〜Ｄ8 をスイッチＱ5 〜Ｑ8 の内蔵ダイオードとすることができる。
【００４２】
制御回路５ｂは、図２の制御回路５に第７及び第８のスイッチＱ7 、Ｑ8 の制御手段を付加した後は図２と同一に構成されている。
図７（Ａ）（Ｂ）（Ｃ）（Ｄ）は図６の１次側回路１０に含まれる図１の第１〜第４のスイッチＱ1 〜Ｑ4 の制御信号Ｖg1〜Ｖg4を示し、図３（Ｅ）（Ｆ）（Ｇ）（Ｈ）と同一である。図７（Ｅ）は第５及び第８のスイッチＱ5 、Ｑ8 の制御信号Ｖg5、Ｖg8を示し、図７（Ｆ）は第６及び第７のスイッチＱ6 、Ｑ7 の制御信号Ｖg6、Ｖg7を示す。図７（Ｅ）（Ｆ）は図３（Ｉ）（Ｊ）と同一である。
【００４３】
図６に示すようにブリッジ型の同期整流回路３ａを設けても、図６のコンバータの基本的動作は図１のコンバータの基本的動作と同一であるので、第３の実施例によっても第１の実施例と同一の効果を得ることができる。
【００４４】
【第４の実施例】
図８に示す第４の実施例のＤＣ−ＤＣコンバータは、図６のＤＣ−ＤＣコンバータにクランプ用ダイオードＤc 、コンデンサＣc 、抵抗Ｒc から成るクランプ回路を付加し、この他は図６と同一に構成したものである。
【００４５】
クランプ用コンデンサＣc はクランプ用ダイオードＤc を介して平滑回路４の入力端子６ａ、６ｂ間に接続されている。クランプ用抵抗Ｒc はクランプ用ダイオードＤc を介してリアクトルＬo に並列に接続されている。クランプ用コンデンサＣc の電圧は出力端子２ａ、２ｂ間の所望出力電圧程度に保たれる。整流回路３ａの出力電圧がクランプ用コンデンサＣc の電圧よりも高くなると、クランプ用ダイオードＤc が導通し、過電圧が抑制される。即ち、スイッチＱ5 〜Ｑ8 のターンオフ時、又はダイオードＤ5 〜Ｄ8 の逆回復時に発生するサージ電圧がクランプ用コンデンサＣc で低減される。クランプ用コンデンサＣc の電圧が高くなると、抵抗Ｒc を介して放出される。
【００４６】
第４の実施例はクランプ回路の効果以外に第１〜第３の実施例と同一の効果も有する。
【００４７】
【変形例】
本発明は上記実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１）スイッチＱ1 〜Ｑ8 をＦＥＴ以外のバイポーラトランジスタ、ＩＧＢＴ等の半導体スイッチ素子とすることができる。
（２）制御回路５、５ａ、５ｂの一部又は全部をディジタル回路で形成することができる。
【図面の簡単な説明】
【図１】第１の実施例のＤＣ−ＤＣコンバータを示す回路図である。
【図２】図１の制御回路を詳しく示すブロック図である。
【図３】図１及び図２の各部の状態を示す波形図である。
【図４】第２の実施例の制御回路を示すブロック図である。
【図５】第２の実施例の鋸波と各比較器の入力との関係を示す波形図である。
【図６】第３の実施例のＤＣ−ＤＣコンバータを示す回路図である。
【図７】図６の第１〜第８のスイッチの制御信号を示す波形図である。
【図８】第４の実施例のＤＣ−ＤＣコンバータを示す回路図である。
【符号の説明】
Ｑ1 〜Ｑ8 スイッチ
Ｄ1 〜Ｄ8 ダイオード
Ｃ1 〜Ｃ4 コンデンサ
Ｔトランス
５、５ａ、５ｂ制御回路
２１、２４、２７比較器[0001]
BACKGROUND OF THE INVENTION
The present invention DC-DC Concerning the converter.
[0002]
[Prior art]
A DC-DC converter, that is, a DC-DC converter configured by a combination of an inverter circuit and a rectifier circuit, is widely used as a charger, a power source for computers, and the like.
[0003]
[Problems to be solved by the invention]
By the way, since the conventional rectifier circuit of a typical DC-DC converter is a diode rectifier circuit, it has a drawback that the power of the load cannot be regenerated to the power source side. There is a synchronous rectification circuit as another type of rectification circuit of the DC-DC converter. In this synchronous rectifier circuit, a switch element is connected in parallel to the diode in order to reduce the voltage drop of the diode of the rectifier circuit, and the switch element is controlled to be on during the diode conduction period. However, the circuit for controlling the switch element of the synchronous rectifier circuit has become complicated.
Further, it has not been possible to easily configure a control circuit that enables zero voltage switching, that is, ZVS, of the switching elements of the inverter circuit and the switching elements of the synchronous rectification circuit.
Moreover, it has been difficult to obtain a DC output voltage with little ripple.
In addition, noise or surge voltage generated in the rectifier circuit has become a problem.
Further, there is a demand for simplification of a circuit for forming a control pulse for a switch element of a DC-AC converter circuit.
[0004]
Therefore, the present invention of the purpose Is the electric The object is to provide a DC-DC converter capable of power regeneration.
Of the present invention Another The object is to provide a DC-DC converter capable of zero voltage switching or ZVS of the switch.
Of the present invention Yet another An object of the present invention is to provide a DC-DC converter that can easily stabilize the potential of a transformer of an inverter circuit.
Of the present invention Yet another An object of the present invention is to provide a DC-DC converter that can reduce a ripple component.
[0005]
[Means for Solving the Problems]
Solve the above issues, Above purpose The first and second DC power supply terminals for supplying DC power, and the first and second switches connected between the first and second DC power supply terminals. A series circuit and a series circuit of third and fourth switches connected between the first and second DC power supply terminals; A primary winding of a transformer connected between the interconnection point of the first and second switches and the interconnection point of the third and fourth switches; , A secondary winding of the transformer electromagnetically coupled to the primary winding, and a synchronous rectifier circuit having at least fifth and sixth switches connected to the secondary winding; , A smoothing circuit connected between the synchronous rectifier circuit and a DC output terminal; , The first, second, third, fourth, 5th and 6th And a control circuit for forming an on / off control signal of the switch DC-DC A converter, wherein the control circuit generates a sawtooth wave generator, and amplitude value generating means for generating a signal indicating an amplitude value (Vp) from the lowest value to the highest value of the sawtooth; Intermediate value generating means for generating a signal indicating an intermediate value (Vct) between the lowest value and the highest value of the sawtooth; , The first. 2nd. A first pulse width for commanding a width of a pulse for controlling the third and fourth switches, comprising a value between the lowest value of the sawtooth and the intermediate value (Vct) A pulse width command value generating means for generating a command value (V1), and a second pulse width command value (V2) is output by subtracting the first pulse width command value (V1) from the maximum value (Vp). Subtracting means for comparing the first pulse width command value (V1) with the sawtooth wave to form a control pulse of the first switch and turning off the second switch. A first pulse forming means for forming a control pulse for controlling to turn on in at least a part of the period; and the third switch comparing the second pulse width command value (V2) with the sawtooth wave Control pulses and the fourth switch is A second pulse forming means for forming a control pulse for controlling on in the off period of at least a portion of the switch, The intermediate value (Vct) and the sawtooth wave are compared to form a control pulse for the fifth switch, and the sixth switch is controlled to be on at least during a part of the off period of the fifth switch. Third pulse forming means for forming a control pulse for performing It is characterized by having DC-DC It concerns the converter.
[0006]
A DC-DC converter having a synchronous rectifier circuit as claimed in claim 2 Configure can do.
Claims 3 As shown, it is desirable to connect the first to fourth diodes and the first to fourth capacitors in parallel to the first to fourth switches.
Claims 4 As shown in FIG. 5, a center tap is provided in the secondary winding of the transformer, and the synchronous rectifier circuit can be configured by the fifth and sixth switches.
Claims 5 As shown in the figure, it is desirable to connect the fifth and sixth diodes in parallel with the fifth and sixth switches.
Claims 6 As shown in FIG. 4, the synchronous rectification circuit can be formed by a bridge circuit of fifth to eighth switches.
Claims 7 As shown in FIG. 5, it is desirable to connect the fifth to eighth diodes in parallel with the fifth to eighth switches.
Claims 8 As shown, it is desirable to form the smoothing circuit in a choke input type comprising a reactor and a capacitor.
Claims 9 It is desirable to provide a clamp circuit as shown in FIG.
[0007]
【The invention's effect】
According to the invention of each claim, the control pulses of the first to fourth switches can be easily formed.
Also, each Claim of According to the invention, the control signals of the fifth and sixth switches or the fifth to eighth switches are formed on the basis of the intermediate value of the sawtooth, and the first and the first and second values set between the intermediate value and the lowest value are formed. The control signals for the first and second switches are formed by the second pulse width command value, and the third and fourth pulses are set by the second or first pulse width command value set between the intermediate value and the maximum value. The control signal of the switch is formed. Therefore, the control signals of the first to sixth switches or the first to eighth switches can be formed easily and at low cost by using the intermediate value, the first and second pulse command values, and the sawtooth wave. it can. More specifically, for example, the first and second switches are the first phase switch circuit of the three-phase conversion circuit (three-phase inverter or converter), and the third and fourth switches are the second phase of the three-phase conversion circuit. The switch circuit, the fifth and sixth switches or the fifth to eighth switches are handled in the same manner as the third phase switch circuit of the three-phase conversion circuit, and the three-phase switch control signal forming circuit of the three-phase conversion circuit It is possible to form control signals for the first to sixth switches or the first to eighth switches of the present invention by modifying a part thereof, and the cost of the control circuit can be reduced.
Claim 3 According to the invention, the zero voltage switching, that is, ZVS of the first to fourth switches can be performed by the partial resonance by the first to fourth capacitors, and the first to fourth switching losses can be reduced.
Claim 5 as well as 7 According to the invention, after the fifth and sixth switches, or the fifth to eighth switches are turned off, the current is passed through the fifth and sixth diodes or the fifth to eighth diodes. And an output voltage with good smoothness can be obtained.
Claim 8 Therefore, the continuity of current is improved by the reactor, and an output voltage with good smoothness can be obtained.
Claim 9 Accordingly, noise or overvoltage generated by one or both of the switch and the diode of the synchronous rectifier circuit can be suppressed.
[0008]
Embodiment and Examples
Next, embodiments and examples of the present invention will be described with reference to FIGS.
[0009]
[First embodiment]
As shown in FIG. 1, the DC-DC converter or DC-DC converter according to the first embodiment of the present invention is connected to a DC power source 1 composed of a rectifier circuit, a converter circuit, a battery or the like. DC power supply terminals 1a and 1b are provided. An input capacitor Cin and a bridge type conversion circuit are connected between the first and second DC power supply terminals 1a and 1b. The bridge type conversion circuit includes a series circuit of first and second switches Q1 and Q2 connected between the first and second DC power supply terminals 1a and 1b, and a series of third and fourth switches Q3 and Q4. Circuit. The first, second, third and fourth switches Q1, Q2, Q3 and Q4 are semiconductor switches composed of field effect transistors (FETs). First, second, third, and fourth diodes D1, D2, D3, and D4 are connected in parallel to the first, second, third, and fourth switches Q1, Q2, Q3, and Q4, respectively. The first to fourth diodes D1 to D4 have a direction to be reverse-biased by the voltage of the power source 1. These diodes D1 to D4 can be built-in diodes provided on the same semiconductor substrate as the first to fourth switches Q1 to Q4. In order to enable zero voltage switching or ZVS of the first to fourth switches Q1 to Q4, first, second, third and fourth capacitors in parallel with the first to fourth switches Q1 to Q4, respectively. C1, C2, C3 and C4 are connected. The first to fourth capacitors C1 to C4 can be used as the parasitic capacitances of the first to fourth switches Q1 to Q4. Therefore, the first to fourth capacitors C1 to C4 in the present application mean individual capacitors or parasitic capacitances.
[0010]
A transformer T as an output circuit or load circuit of a DC-AC conversion circuit composed of first to fourth switches Q1 to Q4 has a primary winding N1 and a secondary winding N2. The primary winding N1 is connected between the interconnection point of the first and second switches Q1, Q2 and the interconnection point of the third and fourth switches Q3, Q4. The secondary winding N2 has a center tap Po and is divided into a first portion N2a and a second portion N2b.
[0011]
A synchronous rectifier circuit 3 and a smoothing circuit 4 are connected between the secondary winding N2 and the first and second DC output terminals 2a and 2b. The synchronous rectifier circuit 3 includes fifth and sixth switches Q5 and Q6 made of FETs as semiconductor switch elements, and fifth and sixth diodes D5 and D6. The fifth switch Q5 is connected between one terminal P1 of the secondary winding N2 and one input line 6a as one input terminal of the smoothing circuit 4, and the sixth switch Q6 is connected to the secondary winding N2. Between the other terminal P2 and one input line 6a as one input terminal of the smoothing circuit 4. The center tap Po of the secondary winding N2 is connected to the other input line 6b of the smoothing circuit 4.
The fifth and sixth diodes D5 and D6 are connected in parallel to the fifth and sixth switches Q5 and Q6, respectively. The fifth and sixth diodes D5 and D6 have a direction to be reverse-biased by the voltage of the smoothing capacitor Co. The fifth and sixth diodes D5 and D6 can be built-in diodes provided on the same semiconductor substrate as the fifth and sixth switches Q5 and Q6. Since the fifth and sixth switches Q5 and Q6 are insulated gate n-channel FETs, both forward and reverse currents can flow.
[0012]
The smoothing circuit 4 is a choke input type smoothing circuit comprising a reactor Lo and a capacitor Co. The reactor Lo is connected between one input line 6a of the smoothing circuit 4 and one end of the capacitor Co. The capacitor Co is connected between the pair of output terminals 2a and 2b. The reactor Lo can also be connected between the other input line 6b of the smoothing circuit 4 and the other end of the capacitor Co. A load (not shown) is connected between the first and second DC output terminals 2a and 2b connected to the capacitor Co.
[0013]
The control circuit 5 sends control signals to the gates or control terminals of the first to sixth switches Q1 to Q6. The control circuit 5 is connected to the first to sixth switches Q1 to Q6, respectively. However, in FIG. 1, the above connection is omitted to simplify the illustration. The control circuit 5 is also connected to the output terminals 2a and 2b in order to keep the voltage between the output terminals 2a and 2b constant.
[0014]
FIG. 2 shows details of the control circuit 5 of FIG. The control circuit 5 includes a sawtooth wave generator 10, a Vp value generator 11, a 0.5 Vp generator 12, a pulse width command value generator 13, a subtractor 14, first, second and third pulse forming circuits 15. , 16, 17, an output voltage detection circuit 18, an error amplifier 19, and a reference voltage source 20. The control circuit 5 can be configured using a PWM generator built in TMS320F240 which is a DSP of Texas.
[0015]
As shown in FIG. 3 (A), the sawtooth generator 10 repeatedly generates a sawtooth voltage (hereinafter referred to as a sawtooth) Vt having the same increase speed and lowering speed with a synchronous Ta. . The repetition frequency of the sawtooth wave Vt is, for example, 20 to 150 kHz. In this embodiment, the lowest value of the sawtooth wave Vt is zero volts and the highest value is Vp volts.
[0016]
A Vp value generator 11 as an amplified value generating means generates an amplitude value Vp corresponding to a difference value between the highest value Vp and the lowest value (0 V) of the sawtooth wave Vt. For example, a reference voltage indicating Vp is used. It consists of memory means in which data representing the source or Vp is stored.
[0017]
The 0.5 Vp generator 12 serving as an intermediate value generating means generates a value 0.5 Vp indicating an intermediate value Vct between the lowest value (0 V) and the highest value (Vp) of the sawtooth wave Vt. It is composed of a reference voltage source indicating 5 Vp or memory means storing data indicating it.
[0018]
The pulse width command value generator 13 generates a first pulse width command value V1 including information on the width of the control pulse for controlling the first to fourth switches Q1 to Q4. In this embodiment, as shown in FIG. 3A, the first pulse width command value V1 has a value in the range of 0 to 0.5 Vp.
[0019]
The subtractor 14 subtracts the first pulse width command value V1 from the amplitude value Vp of the sawtooth wave Vt given from the Vp generator 11 to form a second pulse width command value V2. The second pulse width command value V2 has a value between the intermediate value Vct = 0.5 Vp and the maximum value Vp as shown in FIG.
[0020]
In order to form the first pulse width command value V1 for controlling the output voltage to be constant, the voltage detection circuit 18 is connected to the output terminals 2a and 2b in FIG. The error amplifier 19 forms a signal indicating the difference between the detection value obtained from the voltage detection circuit 18 and the reference voltage of the reference voltage source 20 and sends the signal to the pulse width command value generator 13. The pulse width command value generator 13 generates a first pulse width command value V1 proportional to the output of the error amplifier 19 in the form of a voltage signal.
[0021]
The first pulse forming circuit 15 includes a first comparator 21 and Vg1 and Vg2 forming circuits 22 and 23 for forming first and second switch control signals Vg1 and Vg2. The first comparator 21 compares the sawtooth wave Vt with the first pulse width command value V1, and outputs the first comparison output Va shown in FIG. 3B in the form of a binary signal. The Vg1 forming circuit 22 forms a control pulse for the first switch Q1, and changes from a low level to a high level at a time t13 delayed by a time Td from the rising time t12 of the output Va of the first comparator 21. A pulse that changes from the high level to the low level in synchronization with the time t14 when the first comparison output Va changes from the high level to the low level is formed as shown in FIG. The control signal Vg1 is sent to the control terminal of the first switch Q1. The Vg2 forming circuit 23 is for forming a control signal Vg2 for controlling the second switch Q2 to be turned on during the off period of the first switch Q1, and as shown in FIG. As shown in FIG. 3 (F), the output level Va of the first comparator 21 shown in FIG. 3 (A) is changed from the low level to the high level as shown in FIG. 3 (F) at the time t2 delayed by the time Td. At the rising edge t12 of the output Va of the first comparator 21 from the low level to the high level, a pulse that falls from the high level to the low level is formed, and this is used as the second control signal Vg2 to form the second switch Q2. To the control terminal.
[0022]
The second pulse forming circuit 16 includes a second comparator 24 and Vg3 and Vg4 forming circuits 25 and 26 for forming third and fourth control signals Vg3 and Vg4. The second comparator 24 compares the sawtooth wave Vt with the second pulse width command value V2 composed of the output of the subtractor 14, and generates the comparison output Vb shown in FIG. 3C in the form of a binary signal. . The Vg3 forming circuit 25 forms a pulse for controlling the third switch Q3, and is delayed by a time Td from the time t5 when the output Vb of the second comparator 24 changes from the high level to the low level. FIG. 3 (G) shows a pulse that rises from a low level to a high level at t6 and then changes from a high level to a low level at the time t8 when the output Vb of the second comparator 24 changes from low to high. This is sent to the control terminal of the third switch Q3 as the third control signal Vg3. The Vg4 forming circuit 26 forms a pulse for controlling the fourth switch Q4, and is delayed by a time Td from the rising time t8 from the low level to the high level of the output Vb of the second comparator 24. As shown in FIG. 3 (H), the pulse is switched from the low level to the high level at t9, and the output Vb of the second comparator 24 switches from the high level to the low level at time t18. To the control terminal of the fourth switch Q4.
[0023]
The third pulse forming circuit 17 forms control signals for the fifth and sixth switches Q5 and Q6 having a duty ratio of about 50%. The third pulse forming circuit 17 is connected to the third comparator 27 and the fifth and sixth switches. And Vg5 and Vg6 forming circuits 28 and 29 for forming six control terminals Vg5 and Vg6. The third comparator 27 compares the sawtooth wave Vt and the output 0.5Vp of the 0.5Vp generator 12 to generate a binary comparison output Vc shown in FIG. The Vg5 forming circuit 28 forms a pulse for controlling the fifth switch Q5. The Vg5 forming circuit 28 generates a pulse from the low level to the high level in synchronization with the rising time t10 of the output Vc of the third comparator 27 from the low level to the high level. FIG. 3 (I) shows a pulse that changes to the level and changes from the high level to the low level at time t17 delayed by time Td from the time t16 when the output Vc of the third comparator 27 changes from high level to low level. And send it to the control terminal of the fifth switch Q5. The Vg6 forming circuit 29 forms a sixth control signal Vg6 for controlling the sixth switch Q6 to be turned on during the off period of the fifth switch Q5. The Vg6 forming circuit 29 generates the output Vc of the third comparator 27. Synchronized with the transition time t3 from the high level to the low level, the transition from the low level to the high level is delayed by the time Td from the transition time t10 from the low level to the high level of the output Vc of the third comparator 27. At t11, a pulse that changes from the high level to the low level is formed as shown in FIG. 3 (J), and this pulse is sent to the control terminal of the sixth switch Q6 as the sixth control signal Vg6. Each delay time Td in FIG. 3 substantially matches the time required for the voltage between both terminals, that is, the drain-source voltage to rise from zero volts to the power supply voltage when the first to sixth switches Q1 to Q6 are turned off. .
[0024]
Next, the operation of the DC-DC converter of FIG. 1 will be described with reference to FIG. The current path is indicated only by the reference numerals of the respective parts. As shown in FIGS. 3E, 3H, and 3I, the first, fourth, and fifth switches Q1, Q4, and Q5 are on immediately before time t1. Therefore, on the primary side of the transformer T, a current Iq1 indicated by a dotted line in FIG. 3K flows through the path 1a-Q1-N1-Q4-1b, and on the secondary side, the path N2a-Q5-Lo-Co. A current Iq5 shown in FIG. During this period, the voltage E1 of the power source 1 is applied to the primary winding N1, and a voltage corresponding to the turn ratio with the primary winding N1 is induced in the secondary winding N2, and the capacitor Co and the load Is supplied with power.
[0025]
During the period from t1 to t2, the fourth and fifth switches Q4 and Q5 are kept on, but the first switch Q1 is turned off at t1. Therefore, the charging current of the first capacitor C1 flows through the path 1a-C1-N1-Q4-1b, and the voltage of the first capacitor C1, that is, the voltage Vq1 of the first switch Q1, is as shown in FIG. Stand up with a slope. As a result, the ZVS of the first switch Q1 is achieved, the switching loss is reduced, and the noise is suppressed. During the period from t1 to t2, the discharge current of the second capacitor C2 flows in the circuit of C2-N1-Q4, and the voltage Vq2 of the second switch Q2 gradually decreases as shown in FIG. In the period from t1 to t2, the current Iq5 continues to flow on the secondary side as shown in FIG. 3 (N) through the path of N2a-Q5-Lo-Co.
[0026]
During the period from t2 to t3, the second, fourth and fifth switches Q2, Q4 and Q5 are turned on as shown in FIGS. 3F, 3H and 3I, and the remaining switches Q1, Q3 and Q6 are turned on. Is controlled off. Therefore, the primary winding N1 is short-circuited by the second and fourth switches Q2 and Q4. When the second switch Q2 is turned on at the time t2, the voltage Vq2 of the second switch Q2 becomes zero at the time t2, so that ZVS is achieved. During the period from t2 to t3, a current flows through a route of N1-Q4-Q2. This current is a current Iq2 indicated by a dotted line in FIG. 3 (L) and a current I1 shown in FIG. 3 (M). On the secondary side, the current Iq5 shown in FIG. 3 (N) flows through the path Lo-Co-N2a-Q5 due to the release of the stored energy of the reactor Lo. In the period from t2 to t3, the voltage of the primary winding N1, the voltages of the secondary windings N2a and N2b, and the voltage of the fifth switch Q5 are substantially zero. Therefore, the voltage of the sixth switch Q6 is also zero during this period.
[0027]
During the period from t3 to t4, the second, fourth, fifth and sixth switches Q2, Q4, Q5 and Q6 are turned on as shown in FIGS. 3 (F), (H), (I) and (J). Other switches are controlled off. As a result, the current I1 of FIG. 3 (M) flows through the path of N1-Q4-Q2 as in the period from t2 to t3. At the time t3, the sixth switch Q6 is turned on. At this time, the voltage across the sixth switch Q6 is zero, so it becomes ZVS.
[0028]
In the period from t4 to t5, the second, fourth and sixth switches Q2, Q4 and Q6 are turned on as shown in FIGS. 3 (F), (H) and (J). At time t4, the fifth switch Q5 is turned off, but since the voltage of the secondary winding N2 is zero and the voltage of the sixth switch Q6 is also zero, the fifth switch Q5 is turned off at ZVS. The Even if the fifth switch Q5 is turned off, the current Id5 of FIG. 3 (O) flows through the path of N2a-D5-Lo-Co.
[0029]
During the period from t5 to t6, only the second and sixth switches Q2 and Q6 are on-controlled and the other switches Q1, Q3, Q4 and Q5 are off-controlled as shown in FIGS. The As a result, the charge of the third capacitor C3 is released by resonance through the path of C3-1-Q2-N1, and this voltage gradually decreases and becomes zero at time t6. On the other hand, the fourth capacitor C4 is gradually charged to the voltage E1 of the power source 1. As a result, the turn-off of the fourth switch Q4 at time t5 becomes ZVS. On the secondary side, a current Id5 flows through a path of N2a-D5-Lo-Co as shown in FIG.
[0030]
From t6 to t7, as shown in FIGS. 3F, 3G and 6J, the second, third and sixth switches Q2, Q3 and Q6 are in the on control state, and the other switches are in the off control state. It is in. During this period, a current flows through the path of N1 -Q3 -1-Q2. The third switch Q3 is turned on at time t6, but ZVS is achieved because this voltage is zero at time t6. During the period from t6 to t7, current flows through the Lo-Co-N2a-D5 path and Lo-Co-N2b-Q6 path on the secondary side.
[0031]
In the period from t7 to t8, the second, third and sixth switches Q2, Q3 and Q6 are in the ON control state as shown in FIGS. 3F, 3G and 6J, as in the period from t6 to t7. . As a result, the voltage E1 of the power source 1 is applied to the primary winding N1 through the path of 1-Q3-N1-Q2, and the current I1 flows there. On the secondary side, the capacitor Co is charged through a path of N2b-Q6-Lo-Co.
[0032]
During the period from t8 to t9, only the second and sixth switches Q2 and Q6 are on-controlled as shown in FIGS. When the third switch Q3 is turned off at t8, the third capacitor C3 is gradually charged toward the power supply voltage E1, and the ZVS of the third switch Q3 is achieved. On the other hand, the voltage of the fourth capacitor C4 gradually decreases toward zero during the period from t8 to t9.
[0033]
During the period from t9 to t10, only the second, fourth and sixth switches Q2, Q4 and Q6 are turned on as shown in FIGS. The fourth switch Q4 is turned on at t9, but ZVS is achieved because the voltage of the fourth switch Q4 and the fourth capacitor C4 is zero at the time t9.
[0034]
In the period from t10 to t11, only the second, fourth, fifth and sixth switches Q2, Q4, Q5 and Q6 are turned on as shown in FIGS. 3 (F), (H), (I) and (J). . Since the voltage of the secondary winding N2 is zero when the fifth switch Q5 is turned on at time t10, the voltage of the fifth switch Q5 is also zero, and ZVS is achieved.
[0035]
During the period from t11 to t12, only the second, fourth and fifth switches Q2, Q4 and Q5 are on-controlled as shown in FIGS. The turn-off of the sixth switch Q6 at time t11 becomes ZVS. That is, since the voltage of the secondary winding N2 is zero and the sixth switch Q6 is short-circuited by the fifth switch Q5 at time t11, the voltage of the sixth switch Q6 is zero and becomes ZVS. . During the period from t11 to t12, a current Id6 shown in FIG. 3 (Q) flows through a path of Lo-Co-N2b-D6.
[0036]
During the period from t12 to t13, as shown in FIGS. 3H and 3I, only the fourth and fifth switches Q4 and Q5 are on-controlled. When the second switch Q2 is turned off at time t12, the second capacitor C2 is gradually charged, and the first capacitor C1 is gradually discharged to become zero at time t13. Therefore, the turn-off of the second switch Q2 at time t12 becomes ZVS. Further, the turn-on of the first switch Q1 at time t13 is also ZVS.
[0037]
The DC-DC converter of the present embodiment has the following effects.
(1) By providing the fifth and sixth switches Q5 and Q6 on the secondary side, it becomes possible to ensure the continuity of the current of the reactor Lo even at a light load, and to reduce the ripple. .
(2) A regenerative current can be passed from the output terminals 2a, 2b to the transformer T via the fifth and sixth switches Q5, Q6. That is, the power of the load can be regenerated in the power source 1.
(3) A Vp generator 11, a 0.5Vp generator 12, a pulse width command value generator 13, and a subtractor 14 are provided, and the first, second, and third comparators 21, 24, and 27 are used as shown in FIG. ) To (D), the control signals Vg1 to Vg6 of the first to sixth switches Q1 to Q6 are formed. Therefore, these control signals Vg1 to Vg6 can be formed by a simple circuit.
(4) ZVS of each of the switches Q1 to Q6 is possible, and switching loss can be reduced.
(5) As the first, second, and third comparators 21, 24, and 27, it is possible to use a comparator for generating a gate signal in a three-phase switching circuit. Reduction can be achieved.
(6) In the first to fourth switches Q1 to Q4, any one of the first to fourth switches Q1 to Q4 is turned on except for the dead time. Therefore, the voltage of the primary winding N1 of the transformer T can be stabilized. That is, in the conventional DC-DC converter, the pulse width of PWM becomes narrow at light load, so that the time during which all of the first to fourth switches Q1 to Q4 are turned off may become longer. When this off-period is short, a current due to the inductance of the primary winding N1 of the transformer T flows through the first to fourth diodes D1 to D4, and the potential of the primary winding N1 is stabilized. However, if the off-period becomes longer, the current flowing through the first to fourth diodes D1 to D4 disappears, and the potential of the primary winding N1 of the transformer becomes unstable. As a result, ZVS cannot be reliably performed when the first to fourth switches Q1 to Q4 are turned on, and a surge current may flow. In contrast, in this embodiment, since any one of the first to fourth switches Q1 to Q4 is in the on state, the potential of the primary winding N1 can be stabilized.
[0038]
[Second embodiment]
Next, the DC-DC converter of the second embodiment will be described with reference to FIGS. However, the illustration of the parts common to the first embodiment is omitted, and FIG. 1 is referred to. 4 that are substantially the same as those in FIG. 2 are denoted by the same reference numerals and description thereof is omitted.
[0039]
The DC-DC converter of the second embodiment has the same configuration as that of FIG. 1 except that the control circuit 5 of FIGS. 1 and 2 is modified to the control circuit 5a of FIG. The control circuit 5a shown in FIG. 4 has the same configuration as that shown in FIG. 2 except that the pulse width command value generator 13 and the subtracter 14 shown in FIG. 2 are replaced with a pulse width command value generator 13a and a subtractor 14a. The pulse width command value generator 13a shown in FIG. 4 generates a first pulse width command value V1 having a value between the intermediate value 0.5Vp and the peak value Vp shown in FIG. The subtractor 14a generates a second pulse width command value V2 comprising a value obtained by subtracting the first pulse width command value V1 from the peak value Vp. The second pulse width command value V2 in FIGS. 4 and 5 functions in the same manner as the first pulse width command value V1 in FIGS. 2 and 3 and is input to the first comparator 21. The first pulse width command value V1 in FIGS. 4 and 5 functions in the same manner as the second pulse width command value V2 in FIGS. 2 and 3, and is input to the second comparator 24. Therefore, the first to third comparators 21, 24 and 27 in FIG. 4 can obtain the same outputs as those in FIG. Thereby, the same effect as the first embodiment can be obtained also by the second embodiment.
[0040]
[Third embodiment]
Next, a DC-DC converter according to a third embodiment shown in FIG. 6 will be described. 6 that are substantially the same as those in FIG. 1 are assigned the same reference numerals, and descriptions thereof are omitted. The DC-DC converter of FIG. 6 has the same configuration as that of FIG. 1 except that the transformer T, the rectifier circuit 3, and the control circuit 5b of FIG. 1 are transformed into a transformer Ta, a rectifier circuit 3a, and a control circuit 5b. Is.
[0041]
The primary circuit 10 connected to the primary winding N1 of the transformer Ta in FIG. 6 is the same as the circuit on the power supply side with respect to the primary winding N1 of the transformer T in FIG. The secondary winding N2 of the transformer Ta in FIG. 6 does not have a center tap. The rectifier circuit 3a includes bridge-connected fifth, sixth, seventh and eighth switches Q5, Q6, Q7 and Q8 and fifth, sixth, seventh and eighth diodes D5, D6, D7 and D8. Consists of. The interconnection point of the fifth and seventh switches Q5 and Q7 is connected to one end of the secondary winding N2, and the interconnection point of the second and fourth switches Q2 and Q4 is connected to the other end of the secondary winding N2. It is connected. The series circuit of the fifth and seventh switches Q5 and Q7 and the series circuit of the sixth and eighth switches Q6 and Q8 are connected between the pair of input lines 6a and 6b of the smoothing circuit 4. The fifth, sixth, seventh, and eighth diodes D5, D6, D7, and D8 have the direction of being reverse-biased by the voltage of the capacitor Co and have fifth, sixth, seventh, and eighth switches. Q5, Q6, Q7 and Q8 are connected in parallel. The diodes D5 to D8 can be built-in diodes of the switches Q5 to Q8.
[0042]
The control circuit 5b has the same configuration as that of FIG. 2 after adding control means for the seventh and eighth switches Q7 and Q8 to the control circuit 5 of FIG.
7A, 7B, 7C, and 7D show the control signals Vg1 to Vg4 of the first to fourth switches Q1 to Q4 of FIG. 1 included in the primary side circuit 10 of FIG. (E) (F) (G) Same as (H). FIG. 7E shows the control signals Vg5 and Vg8 of the fifth and eighth switches Q5 and Q8, and FIG. 7F shows the control signals Vg6 and Vg7 of the sixth and seventh switches Q6 and Q7. 7 (E) and (F) are the same as FIGS. 3 (I) and (J).
[0043]
Even if the bridge type synchronous rectifier circuit 3a is provided as shown in FIG. 6, the basic operation of the converter of FIG. 6 is the same as the basic operation of the converter of FIG. The same effect as in the embodiment can be obtained.
[0044]
[Fourth embodiment]
In the DC-DC converter of the fourth embodiment shown in FIG. 8, a clamp circuit comprising a clamping diode Dc, a capacitor Cc, and a resistor Rc is added to the DC-DC converter of FIG. It is composed.
[0045]
The clamping capacitor Cc is connected between the input terminals 6a and 6b of the smoothing circuit 4 via the clamping diode Dc. The clamping resistor Rc is connected in parallel to the reactor Lo via a clamping diode Dc. The voltage of the clamping capacitor Cc is maintained at a desired output voltage between the output terminals 2a and 2b. When the output voltage of the rectifier circuit 3a becomes higher than the voltage of the clamping capacitor Cc, the clamping diode Dc is turned on and the overvoltage is suppressed. That is, the surge voltage generated when the switches Q5 to Q8 are turned off or when the diodes D5 to D8 are reversely recovered is reduced by the clamping capacitor Cc. When the voltage of the clamping capacitor Cc increases, the voltage is discharged through the resistor Rc.
[0046]
The fourth embodiment has the same effects as the first to third embodiments in addition to the effect of the clamp circuit.
[0047]
[Modification]
The present invention is not limited to the above embodiment, and for example, the following modifications are possible.
(1) The switches Q1 to Q8 can be semiconductor switching elements such as bipolar transistors other than FETs and IGBTs.
(2) A part or all of the control circuits 5, 5a, 5b can be formed by a digital circuit.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a DC-DC converter of a first embodiment.
FIG. 2 is a block diagram showing in detail the control circuit of FIG. 1;
FIG. 3 is a waveform diagram showing a state of each part in FIGS. 1 and 2;
FIG. 4 is a block diagram showing a control circuit of a second embodiment.
FIG. 5 is a waveform diagram showing the relationship between the sawtooth wave of the second embodiment and the input of each comparator.
FIG. 6 is a circuit diagram showing a DC-DC converter of a third embodiment.
7 is a waveform diagram showing control signals for the first to eighth switches in FIG. 6; FIG.
FIG. 8 is a circuit diagram showing a DC-DC converter of a fourth embodiment.
[Explanation of symbols]
Q1 to Q8 switch
D1 to D8 diode
C1 to C4 capacitors
T transformer
5, 5a, 5b control circuit
21, 24, 27 comparator

Claims

First and second DC power supply terminals for supplying DC power;
A series circuit of first and second switches connected between the first and second DC power supply terminals;
A series circuit of third and fourth switches connected between the first and second DC power supply terminals;
A primary winding of a transformer connected between the interconnection point of the first and second switches and the interconnection point of the third and fourth switches;
A secondary winding of the transformer electromagnetically coupled to the primary winding;
A synchronous rectifier circuit having at least fifth and sixth switches connected to the secondary winding;
A smoothing circuit connected between the synchronous rectifier circuit and a DC output terminal;
The first. 2nd. 3rd. 4th. A control circuit for forming on and off control signals of the fifth and sixth switches;
A DC-DC converter having
The control circuit comprises:
A sawtooth generator that generates a sawtooth;
Amplitude value generating means for generating a signal indicating an amplitude value (Vp) from the lowest value to the highest value of the sawtooth;
Intermediate value generating means for generating a signal indicating an intermediate value (Vct) between the lowest value and the highest value of the sawtooth;
The first. 2nd. A first pulse width for commanding a width of a pulse for controlling the third and fourth switches, comprising a value between the lowest value of the sawtooth and the intermediate value (Vct) A pulse width command value generating means for generating a command value (V1);
Subtracting means for subtracting the first pulse width command value (V1) from the maximum value (Vp) to output a second pulse width command value (V2);
The first pulse width command value (V1) and the sawtooth wave are compared to form a control pulse for the first switch, and the second switch is set to at least a part of the OFF period of the first switch. First pulse forming means for forming a control pulse for turning on in
The second pulse width command value (V2) and the sawtooth wave are compared to form a control pulse for the third switch, and the fourth switch is set to at least part of the off-period of the third switch. Second pulse forming means for forming a control pulse for controlling to ON,
The intermediate value (Vct) and the sawtooth wave are compared to form a control pulse for the fifth switch, and the sixth switch is controlled to be on at least during a part of the off period of the fifth switch. And a third pulse forming means for forming a control pulse for performing the control.

First and second DC power supply terminals for supplying DC power;
A series circuit of first and second switches connected between the first and second DC power supply terminals;
A series circuit of third and fourth switches connected between the first and second DC power supply terminals;
A primary winding of a transformer connected between the interconnection point of the first and second switches and the interconnection point of the third and fourth switches;
A secondary winding of the transformer electromagnetically coupled to the primary winding;
A synchronous rectifier circuit having at least fifth and sixth switches connected to the secondary winding;
A smoothing circuit connected between the synchronous rectifier circuit and a DC output terminal;
The first. 2nd. 3rd. 4th. A control circuit for forming on and off control signals of the fifth and sixth switches;
A DC-DC converter having
The control circuit comprises:
A sawtooth generator that generates a sawtooth;
Amplitude value generating means for generating a signal indicating an amplitude value (Vp) from the lowest value to the highest value of the sawtooth;
Intermediate value generating means for generating a signal indicating an intermediate value (Vct) between the lowest value and the highest value of the sawtooth;
The first. 2nd. A first pulse width for commanding a width of a pulse for controlling the third and fourth switches, which is a value between the maximum value of the sawtooth wave and the intermediate value (Vct). A pulse width command value generating means for generating a command value (V1);
Subtracting means for subtracting the first pulse width command value (V1) from the maximum value (Vp) to output a second pulse width command value (V2);
The second pulse width command value (V2) and the sawtooth wave are compared to form a control pulse for the first switch, and the second switch is used for at least a part of the OFF period of the first switch. First pulse forming means for forming a control pulse for turning on in
The first pulse width command value (V1) and the sawtooth wave are compared to form a control pulse for the third switch, and the fourth switch is at least part of the off-period of the third switch. Second pulse forming means for forming a control pulse for turning on in
The intermediate value (Vct) and the sawtooth wave are compared to form a control pulse for the fifth switch, and the sixth switch is controlled to be on at least during a part of the off period of the fifth switch. And a third pulse forming means for forming a control pulse for performing the control.

Further, the first. 2nd. First and second switches connected in reverse parallel to the third and fourth switches, respectively. 2nd. A third diode and a fourth diode; 2nd. First and second switches connected in parallel to the third and fourth switches, respectively. 2nd. Third and fourth, characterized in that it has a capacitor according to claim 1 or 2 DC according - DC converter.

The secondary winding has a center tap, and the synchronous rectification circuit includes a first switch connected between one end of the secondary winding and one input terminal of the smoothing circuit; It comprises a second switch connected between the other end of the secondary winding and one input terminal of the smoothing circuit, and the center tap is connected to the other input terminal of the smoothing circuit. The DC-DC converter according to claim 1, 2 or 3 .

5. The DC-DC converter according to claim 4, wherein fifth and sixth diodes are connected in parallel to the fifth and sixth switches.

The synchronous rectifier circuit is
A fifth switch connected between one end of the secondary winding and one input terminal of the smoothing circuit;
A sixth switch connected between the other end of the secondary winding and one input terminal of the smoothing circuit;
A seventh switch connected between one end of the secondary winding and the other input terminal of the smoothing circuit;
An eighth switch connected between the other end of the secondary winding and the other input terminal of the smoothing circuit;
A bridge type rectifier circuit having
The control circuit further includes a circuit for controlling the seventh switch to be on at least during a part of the off-period of the fifth switch, and the eighth switch is configured to be at least an off-period of the sixth switch. characterized in that it has a circuit for controlling the oN in some claim 1 or 2 or 3 DC according - DC converter.

The fifth. Sixth. Parallel to the seventh and eighth switches; Sixth. 7. The DC-DC converter according to claim 6, wherein the seventh and eighth diodes are connected.

The smoothing circuit includes a reactor connected in series between one output terminal of the synchronous rectifier circuit and the DC output terminal, and one output terminal and the other output terminal of the synchronous rectifier circuit via the reactor. DC converter - DC according to consist the connected smoothing capacitors to one of claims 1 to 7, characterized in between.

DC converter - DC according to any one of claims 1 to 8, characterized in that it comprises a circuit for clamping the output voltage of the synchronous rectifier circuit.