JP4010124B2 - Power supply circuit, liquid crystal display device and electronic device - Google Patents
Power supply circuit, liquid crystal display device and electronic device Download PDFInfo
- Publication number
- JP4010124B2 JP4010124B2 JP2001180361A JP2001180361A JP4010124B2 JP 4010124 B2 JP4010124 B2 JP 4010124B2 JP 2001180361 A JP2001180361 A JP 2001180361A JP 2001180361 A JP2001180361 A JP 2001180361A JP 4010124 B2 JP4010124 B2 JP 4010124B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- potential
- power supply
- charge pump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Dc-Dc Converters (AREA)
- Liquid Crystal (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は電源回路、該電源回路を含む液晶表示装置、該液晶表示装置を含む電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
第１の背景技術として、１ライン線順次駆動の液晶表示装置に用いられる電源回路について図４８を用いて説明する。この図は、特開平２−１５０８１９号公報の図３と基本的に同じである。ここにＶ０〜Ｖ５は、ＶＤ＝Ｖ０−Ｖ１＝Ｖ１−Ｖ２＝Ｖ３−Ｖ４＝Ｖ４−Ｖ５なる関係を持ち、例えば１／２４０デューティの場合にＶＤは１．６Ｖ程度である。
【０００３】
液晶表示装置に外部から入力される電圧は、ＧＮＤを基準電位としてドライバＩＣのロジック部のためのＶＣＣと、液晶パネル駆動電圧を作るためのＶＥＥである。ＶＥＥはＶＣＣに比べてかなり高く、例えば１／２４０デューティの場合、２０Ｖ〜２５Ｖ程度である。Ｖ０〜Ｖ５の内、Ｖ０にはＶＥＥを、Ｖ５にはＧＮＤをそのまま用いる。残りのＶ１〜Ｖ４は、ＶＥＥ−ＧＮＤ間を抵抗Ｒ１〜Ｒ５で分割した電圧をオペアンプＯＰ１〜ＯＰ４で低インピーダンス変換したものを用いる。ＯＰ１〜ＯＰ４はＶＥＥ系の電圧で動作し、ＶＣＣはパネル駆動電圧自体の形成には直接関与していない。
【０００４】
以下、走査線側をＹ、データ線側をＸで表し、消費電力について述べる。例えばパネルの走査線電極をＹ電極、Ｙ電極を駆動するドライバＩＣをＹドライバ、パネルのデータ線電極をＸ電極、Ｘ電極を駆動するドライバＩＣをＸドライバと表す。非選択のＹ電極に加えられる電圧はＶ１かＶ４である。そして非選択のＹ電極がＶ１の場合にＸ電極に加えられる電圧はＶ０かＶ２であり、非選択のＹ電極がＶ４の場合にＸ電極に加えられる電圧はＶ３かＶ５である。
【０００５】
１／２４０デューティの場合、選択状態のＹ電極が１ラインのみであるのに対して残りの２３９ラインは全て非選択状態である。従って、Ｘ電極と選択状態のＹ電極との間で流れる充放電電流は、Ｘ電極と非選択状態のＹ電極との間で流れる充放電電流よりもかなり小さい。即ち、液晶パネル自体の消費電流は、Ｘ電極と非選択状態のＹ電極との間で流れる充放電電流が大部分である。よって、ここではＸ電極と非選択状態のＹ電極との間で流れる充放電電流についてのみ注目する。
【０００６】
例えば非選択のＹ電極の電圧がＶ１である時に、Ｘ電極の電圧がＶ０からＶ２に変化した場合を考える。この時、Ｘ−Ｙ電極間の液晶層の容量をＣｐｎとすると、Ｘ電極の電圧がＶ０からＶ１になる際に、Ｃｐｎ×（Ｖ０−Ｖ１）の電荷がＶ０から流出してＶ１に流入する（図４８のＤ参照）。次にＸ電極の電圧がＶ１からＶ２になる際に、Ｃｐｎ×（Ｖ１−Ｖ２）の電荷がＶ１から流出してＶ２に流入する（Ｅ参照）。ここでＶ０−Ｖ１＝Ｖ１−Ｖ２であるため、Ｖ１に流入する電荷とＶ１から流出する電荷とは等しくなる。従って、Ｖ１への電荷の流出入は差し引き零となり、結果的にはＣｐｎ×（Ｖ０−Ｖ２）の電荷がＶ０から流出してＶ２に流入することになる（Ｆ参照）。この電荷はオペアンプＯＰ２を通って最終的にＧＮＤへ流れ込む（Ｇ参照）。しかしながら、この電荷は、ＯＰ２の中を移動してＧＮＤへ至る経路では有効な働きをせず、単に熱損失を発生させＯＰ２を発熱させるだけとなる。この場合のパネルの充放電電流をＩｐｎ、ＧＮＤ＝０Ｖとすると、このＩｐｎによる消費電力はＩｐｎ×ＶＥＥとなる。そして図４８のＧから明らかなように、このＩｐｎの有効利用率は（Ｖ０−Ｖ２）／ＶＥＥである。１／２４０デューティの場合、Ｖ０−Ｖ２が２×１．６Ｖ程度であるのに対してＶＥＥは２０Ｖ〜２５Ｖであるため、有効利用率は１６％以下ということになる。
【０００７】
第２の背景技術として、４ライン同時選択駆動の液晶表示装置に用いられる電源回路について説明する。複数のＹ電極（行電極）を同時に選択する駆動方法（ＭＬＳ駆動）の基本概念は、文献１（Ａ ＧＥＮＥＲＡＬＩＺＥＤ ＡＤＤＲＥＳＳＩＮＧ ＴＥＣＨＮＩＱＵＥ ＦＯＲ ＲＭＳ ＲＥＳＰＯＮＤＩＮＧ ＭＡＴＲＩＸ ＬＣＤＳ． １９８８ ＩＮＴＥＲＮＡＴＩＮＡＬ ＤＩＳＰＬＡＹ ＲＥＳＥＡＲＣＨ ＣＯＮＦ．の講演集８０〜８５頁）や、ＵＳＰ５，２６２，８８１に記載されている。単純な１ライン線順次駆動にて液晶の応答を速くした場合にはコントラストの低下が問題になるが、ＭＬＳ駆動によればこの問題を解決できる。
【０００８】
ＭＬＳ駆動でＬライン（Ｌは２以上の正整数）を同時選択する場合、Ｙ電極には、ＶＭ及びこのＶＭを中点電位とするＶＨとＶＬの合計３レベルの電位が必要となる。ここでＶＭは非選択電位、ＶＨ、ＶＬは選択電位に使用する。またＸ電極には、ＶＭを中心として（Ｌ＋１）レベルの電位が必要となる。Ｌが大きくなるにしたがい、Ｙ電極を駆動する電圧幅ＶＨ−ＨＬは小さくなり、逆に、Ｘ電極の駆動には大きな電圧幅が必要となる。
【０００９】
図４９に４ライン同時選択法を使用した場合に考えられる電源回路の一例を示す。パネルの駆動に必要な電圧は、Ｙ電極の選択電圧となるＶＨ及びＶＬ、Ｙ電極の非選択電圧となるＶＭ、Ｘ電極の駆動電圧となるＶｘ０〜Ｖｘ４である。ＶＭは、パネルに加える電圧の中央電位となるものであり、ＶＨ−ＶＭ＝ＶＭ−ＶＬ、Ｖｘ０−Ｖｘ１＝Ｖｘ１−Ｖｘ２＝Ｖｘ２−Ｖｘ３＝Ｖｘ３−Ｖｘ４の関係が成り立つ。またＸ電極側の中央電位Ｖｘ２はＶＭと同電位である。例えば１／２４０デューティ相当のパネルではＶＨ−ＶＬは２５Ｖ程度、Ｖｘ０−Ｖｘ１は１．６Ｖ程度となる。
【００１０】
液晶表示装置に外部から入力される電圧は、ＧＮＤを基準電位（０Ｖ）として、ドライバＩＣのロジック部のためのＶＣＣと、液晶パネル駆動電圧を作るためのＶＥＥ（＝ＶＨ−ＶＬ）であり、前述したようにＶＥＥはＶＣＣに比べてかなり高電圧である。なお図４９においてＶＤＤｙとＶＳＳｙはＹドライバのロジック部の電圧であり、ＶＣＣとＧＮＤがそのまま結線される。またＶＤＤｘとＶＳＳｘはＸドライバのロジック部の電圧であり、ＧＮＤ＝０ＶとしてＶＤＤｘ−ＶＳＳｘ＝ＶＣＣである。Ｘドライバに必要な耐圧はＶｘ０−Ｖｘ４であり、例えば１／２４０デューティ相当のパネルでは７Ｖ程度で済む。ＶＨとＶＬには各々ＶＥＥとＧＮＤをそのまま用いる。Ｖｘ０〜Ｖｘ４とＶＳＳＸは、ＶＥＥ−ＧＮＤ間を抵抗Ｒ１〜Ｒ６で分割した電圧をオペアンプＯＰ１〜ＯＰ６で低インピーダンス変換したものを用いる。またＶＤＤｘ−ＶＳＳｘ＝ＶＣＣの関係を成り立たせるために、Ｒ７＝Ｒ８かつＲ９＝Ｒ１０となるようにＲ７〜Ｒ１０の抵抗値を設定している。ＯＰ１〜ＯＰ６はＶＥＥ系の電圧で動作し、ＶＣＣはパネル駆動電圧自体の形成には直接関与していない。
【００１１】
以下、図４９に示す電源回路を用いた場合の消費電力について述べる。Ｙ電極に非選択時に加えられる電圧はＶＭであり、Ｘ電極に加えられる電圧はＶｘ０〜Ｖｘ４である。前述した１ライン線順次駆動の場合と同様に、液晶パネル自体の消費電流の大部分は、Ｘ電極と非選択状態のＹ電極との間で流れる充放電電流である。パネルの充放電電流Ｉｐｎによる消費電力は、ＧＮＤ＝０ＶとしてＩｐｎ×ＶＥＥとなる。しかしながら、前述したように、Ｖｘ０〜Ｖｘ４とＶＭとの電圧差はＶＥＥ−ＧＮＤ間の電圧差に比べてかなり小さい。従って、Ｉｐｎの有効利用率は極めて低く、大部分がオペアンプの中を移動してＧＮＤへ至る経路で単に熱損失となってオペアンプを発熱させるだけとなる。
【００１２】
更に、Ｘドライバのロジック部等での消費電流をＩＸＤとすると、これによる消費電力がＩＸＤ×ＶＣＣではなくＩＸＤ×ＶＥＥとなる。ＩＸＤ×（ＶＥＥ−ＶＣＣ）の部分はやはりオペアンプの中を移動してＧＮＤへ至る経路で単に熱損失となってオペアンプを発熱させるだけとなっている。複数ライン同時選択法によればＸドライバの動作電圧幅を小さくできるが、この背景技術ではこの利点を消費電力低減に全く活用できていない。
【００１３】
第３の背景技術として、２端子型非線形スイッチング素子を用いた液晶表示装置の電源回路について説明する。このような液晶表示装置の駆動方法は、特公平５−３４６５５に記載されており、また、この場合に用いられる電源回路としては、特公平５−４６９５４やＵＳＰ５，１０１，１１６に記載されたものがある。以下、図５０（ＵＳＰ５，１０１，１１６のＦｉｇ．１Ａに記載される駆動電圧波形を転記）及び図５１（同Ｆｉｇ．２Ｂに記載される回路を転記）を用いて、この電源回路の動作と構成を説明する。図５０においてＴＰｙ（ｙ＝１，２，…，ｎ）はＹ電極を駆動する電圧波形であり、ＶＤ２は正側の選択電圧、ＶＳ２は負側の選択電圧、ＶＭ+はＶＤ２を選択した後の非選択電圧、ＶＭ-はＶＳ２を選択した後の非選択電圧である。ＶＤ２−ＶＳ２は約４０Ｖ程度であり、ほぼ、ＶＤ２−ＶＭ+＝ＶＭ-−ＶＳ２の関係が成り立つ。すなわち、ＶＤ２とＶＳ２の中央電圧をＶＣとすれば、ＶＤ２とＶＳ２はＶＣに対して互いにほぼ対称であり、ＶＭ+とＶＭ-もＶＣに対して互いにほぼ対称である。
【００１４】
ＶＭ+−ＶＭ-はＶＤ２−ＶＳ２に比べてかなり小さい。また、前述したＭＬＳ駆動では正側と負側の選択電圧の両方が常時必要である。これに対して、２端子型非線形スイッチング素子を用いた液晶表示装置においては、ある時点で必要な選択電圧はＶＤ２かＶＳ２の一方のみであり、同一タイミングにおいて両方の選択電圧が必要となることは無い。図５１は、この点に着目し、Ｙドライバの耐圧がＶＤ２−ＶＳ２の約半分で済むように工夫した回路の例である。ＶＤ２が必要なタイミングではトランジスタ２５０をオン、トランジスタ２５２をオフさせる。これにより、ＶＤ（ｔ）はＶＭ+より高い電圧であるＶＤ２となり、ＶＳ（ｔ）は容量結合によりＶＳ２より高い電圧であるＶＳ１となる。ＶＳ２が必要なタイミングではトランジスタ２５２をオン、トランジスタ２５０をオフさせる。これにより、ＶＳ（ｔ）はＶＭ-より低い電圧であるＶＳ２となり、ＶＤ（ｔ）は容量結合によりＶＤ２より低い電圧であるＶＤ１となる。同一タイミングにおいて選択電圧が正側か負側のどちらか一方だけを与えればよい場合には、このようにＹドライバに加える電源電圧を揺さぶることにより、Ｙドライバの耐圧をＶＤ２−ＶＳ２の約半分で済ませることが可能である。以下、電源電圧をこのように揺さぶる駆動方式を揺さぶり電源方式と表す。現在はこの揺さぶり電源方式が、２端子型非線形スイッチング素子を用いた液晶パネルでは主流となっている。
【００１５】
揺さぶり電源方式は上述のようにＹドライバの耐圧がＶＤ２−ＶＳ２の約半分で済むという長所はあるが、それにもかかわらず、液晶表示装置の消費電力を極端に増加させるという欠点がある。消費電力が増加する原因の一つは、Ｙドライバに寄生する全ての容量が揺さぶられる電圧幅で充放電するためと、揺さぶられるタイミングにおいてＹドライバ内でショート的に電流が流れるためである。もう一つの原因は、電源回路自体の消費電力が大きいためであり、電源回路自体の消費電力を減らす良い方法が無いためである。
【００１６】
以上をまとめれば、図４８、図４９のような構成の電源回路には次のような問題点があった。
【００１７】
（１）パネルの充放電電流を供給する際の無効消費電力が大きい。
【００１８】
（２）Ｘドライバのロジック部での消費電流も高電圧のＶＥＥから供給されるため、更に消費電力が増大する。
【００１９】
（３）オペアンプの電源として高電圧のＶＥＥを用いるため、ＶＥＥからＧＮＤに定常的に流れるオペアンプのアイドリング電流による消費電力が大きい。
【００２０】
（４）電源回路に用いるオペアンプとして、高価格の低電力高耐圧オペアンプを用いなければならない。
【００２１】
また図５１の構成の電源回路・駆動方式においても消費電力を低減できない。
【００２２】
本発明は以上のような課題を解決するもので、その目的とするところは、低消費電力で安価な電源回路、液晶表示装置、電子機器を提供することにある。
【００２３】
【課題を解決するための手段】
上記課題を解決するために本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、周期的に発生するパルスを含むパルス状クロックにより生成されたクロックに基づきチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記チャージ・ポンプ回路が含むポンピング・コンデンサの充電及びポンピングコンデンサによるバックアップ・コンデンサの充電を、前記パルス状クロックの前記パルスの発生期間において停止させる手段とを含むことを特徴とする。
【００２４】
本発明によれば、パルス状クロックのパルス発生期間では、ポンピング・コンデンサ、バックアップ・コンデンサの充電が停止され、これにより遷移タイミングでの電荷の逃げが防止される。なおパルス状のクロックとしては、ドライバＩＣに用いられるラッチパルス等が最適である。
【００２５】
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の前記第１電位と低電位側の前記第Ｎ電位のいずれかを、直接に又は調整手段を介して供給するチャージ・ポンプ回路と、複数のポンピング・コンデンサによりバックアップ・コンデンサを交互に充電するチャージ・ポンプ動作を所与のクロックに基づき行い、前記第１〜第Ｎ電位の中の第Ｉ電位（１＜Ｉ＜Ｎ）を直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含むことを特徴とする。
【００２６】
本発明によれば、複数のポンピング・コンデンサによりバックアップコンデンサが交互に充電されるため、チャージ・ポンプ回路の出力能力を高めることができる。特に、供給しなければならない消費電流が一般的に多い中間電位の第Ｉ電位を、この出力能力の高いチャージ・ポンプ回路で発生することで、表示特性等を効果的に向上できる。
【００２７】
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、所与のクロックに基づきチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記チャージ・ポンプ回路が含むポンピング・コンデンサの充電及びポンピングコンデンサによるバックアップ・コンデンサの充電を、前記表示素子の駆動における１水平走査期間毎に行わせる手段とを含むことを特徴とする。
【００２８】
本発明によれば、１水平期間毎にチャージ・ポンプ動作を完了させることができ、これにより表示ムラの発生等を効果的に防止できる。
【００２９】
また本発明は、前記チャージ・ポンプ回路が、複数のポンピング・コンデンサによりバックアップ・コンデンサを１水平期間毎に交互に充電するチャージ・ポンプ動作を行うことを特徴とする。
【００３０】
このように複数のポンピング・コンデンサで１水平期間毎に交互にバックアップ・コンデンサを充電することで、１水平期間毎にチャージ・ポンプ動作を完了させることが可能となる。
【００３１】
また本発明は、前記チャージ・ポンプ回路の所与のクロックを停止する手段を含むことを特徴とする。
【００３２】
本発明によれば、ごくわずかな素子数の増加だけで表示オフ制御が可能となり、表示オフ時の消費電流をほぼ零まで低減できる。
【００３３】
また本発明に係る液晶表示装置は、上記のいずれかの電源回路と、複数のデータ線電極と複数の走査線電極により駆動される液晶層を含む液晶パネルと、前記電源回路により供給される電位に基づいて前記データ線電極を駆動するデータ線ドライバと、前記電源回路により供給される電位に基づいて前記走査線電極を駆動する走査線ドライバとを含むことを特徴とする。
【００３４】
本発明によれば、電源回路自体の消費電力のみならず、液晶表示装置の消費電力も低減でき、携帯用電子機器等に最適な液晶表示装置を提供できる。
【００３５】
また本発明に係る液晶表示装置は、前記電源回路が、前記入力電源電圧に含まれる高電位側の第１入力電位、低電位側の第２入力電位を、前記第１〜第Ｎ電位のいずれかとして供給する手段と、所与のクロックに基づきチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含み、前記第１、第２入力電位を、前記データ線ドライバ及び走査線ドライバの少なくとも一方のロジック部の電源電圧として使用することを特徴とする。
【００３６】
本発明によれば、第１、第２入力電位が、第１〜第Ｎ電位のいずれかとして使用されると共に、データ線ドライバ又は走査線ドライバのロジック部の電源電圧としても使用される。これにより、データ線ドライバ等のロジック部のために電源電圧を別に与える必要がなくなり、装置の使用者の利便性を図ることができる。また装置の更なる低消費電力化も図れる。
【００３７】
また本発明は、前記電源回路が、所与のクロックに基づきチャージ・ポンプ動作により前記第１、第２入力電位と異なる電位を発生し、該発生電位を前記第１〜第Ｎ電位のいずれかとして供給するチャージ・ポンプ回路を含むことを特徴とする。
【００３８】
本発明によれば、例えばロジック部の電源電圧と、液晶駆動に使用する第Ｇ、第Ｊ電位（１＜Ｇ、Ｊ＜Ｎ）の電位差が異なる場合に、チャージ・ポンプ回路によりこれらが同一となるように調整することが可能となる。これにより、第１、第２入力電位をドライバのロジック部の電源電圧として使用することが、より容易になる。
【００３９】
また本発明に係る液晶表示装置は、前記電源回路が、前記データ線ドライバ用のラッチパルス又は前記走査線ドライバ用のシフトクロックにより生成されたクロックに基づきチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路を含むことを特徴とする。
【００４０】
ラッチパルス、シフトクロックは、周期的に発生するパルスを含むパルス状のクロックであり、チャージ・ポンプ回路のクロックを生成するものとして最適である。従ってこれらを使用することで、液晶表示装置の表示品質の維持と、低消費電力とを両立できる。
【００４１】
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、前記入力電源電圧に含まれる高電位側の第１入力電位を、前記第１〜第Ｎ電位の中の第Ｇ（１＜Ｇ＜Ｎ）電位として供給する手段と、前記入力電源電圧に含まれる低電位側の第２入力電位を、前記第１〜第Ｎ電位の中の第Ｊ（１＜Ｊ＜Ｎ）電位として供給する手段と、所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の前記第１電位を直接に又は調整手段を介して供給するチャージ・ポンプ回路と、所与のクロックに基づきチャージ・ポンプ動作を行い、低電位側の前記第Ｎ電位を直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含むことを特徴とする。
【００４２】
液晶等の表示素子を駆動する場合、一般的に、高電位側の第１電位、低電位側の第Ｎ電位により供給しなければならない消費電流は少く、中間電位である第Ｇ電位、第Ｊ電位により供給しなければならない消費電流は多い。そして本発明によれば、第１、第Ｎ電位は、出力能力は低いが高効率のチャージ・ポンプ回路により供給され、第Ｇ、第Ｊ電位は、出力能力の高い入力電源電圧により供給される。この結果、本発明によれば、表示品質の維持と低消費電力化とを両立することが可能となり、低消費電力化を目指す液晶表示装置に最適の電源回路を提供できる。
【００４３】
また本発明は、前記第１〜第Ｎ電位の中の前記第１、第Ｇ、第Ｊ、第Ｎ電位以外の電位を、所与のクロックに基づきチャージ・ポンプ動作するチャージ・ポンプ回路あるいは所与のオペアンプにより供給することを特徴とする。
【００４４】
第１、第Ｇ、第Ｊ、第Ｎ電位以外の電位を、全てチャージ・ポンプ回路により供給すれば、更なる低消費電力化を図れる。一方、これらの電位の供給に、出力能力の高いオペアンプを用いたとしても、本発明では、オペアンプの動作電圧を低くできるため、消費電力はそれほど悪化しないという利点がある。
【００４５】
また本発明は、前記第１〜第Ｎ電位を、前記第１入力電位、前記第２入力電位、該第１、第２入力電位の中点電位、並びに該第１、第２入力電位と異なる電位を発生した場合の該発生電位と該第１又は第２入力電位との中点電位のいずれかに対して対称に形成することを特徴とする。
【００４６】
即ち本発明によれば、第１〜第Ｎ電位を、第１入力電位に対して対称に、あるいは第２入力電位に対して対称に、あるいは第１、第２入力電位の中点電位に対して対称に、あるいは発生電位と第１又は第２入力電位との中点電位に対して対称に形成することができる。
【００４７】
また本発明は、前記第１、第２入力電位のいずれかに基づき該第１、第２入力電位と異なる電位を発生し、該発生電位を前記第Ｇ、第Ｊ電位のいずれかとすることを特徴とする。
【００４８】
例えば第１、第２入力電位の電位差に比べて、必要とされる第Ｇ、第Ｊ電位の電位差が大きい場合を考える。この場合に、本発明によれば、例えば第１入力電位から、より高い電位を発生することで、所望の電位差を持つ第Ｇ、第Ｊ電位を得ることができる。これによりロジック電圧の低電圧化等が可能となる。
【００４９】
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、所与のクロックに基づきＫ倍（Ｋ≧２）昇圧のチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、所与のクロックに基づきＬ／Ｍ倍（但しＬ／Ｍは整数でない）降圧又はＭ／Ｌ倍昇圧のチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含むことを特徴とする。
【００５０】
本発明によれば、例えば６倍昇圧回路と１／３倍降圧回路とが混在するような電源回路を実現できる。これにより、表示素子の駆動に必要とされる種々の電圧群を、低消費電力で供給することが可能となる。
【００５１】
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、所与のクロックに基づきＫ倍（Ｋ≧２）昇圧又はＬ／Ｍ倍（但しＬ／Ｍは整数でない）降圧又はＭ／Ｌ倍昇圧のチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記チャージ・ポンプ回路の昇圧倍率又は降圧倍率を変更する手段とを含むことを特徴とする。
【００５２】
本発明によれば、チャージ・ポンプ回路が行う昇圧又は降圧の倍率を変更でき、例えば６倍昇圧回路を５倍昇圧回路に変更すること等が可能となる。例えば表示素子の特性、入力電源電圧の値に応じて昇圧倍率等を変更することで、必要となる種々の駆動電圧群を形成することが可能となる。なお、昇圧、降圧倍率の変更は、外部端子等を用いても行えるようにしておくことが望ましい。
【００５３】
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の前記第１電位又は低電位側の前記第Ｎ電位を直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記入力電源電圧の投入後の所与の期間、前記チャージ・ポンプ回路による前記第１電位又は前記第Ｎ電位の供給を停止する手段とを含むことを特徴とする。
【００５４】
本発明によれば、入力電源電圧の投入後、所与の期間が経過し、制御回路等が正常に動作した後に、第１又は第Ｎ電位の供給を開始させることが可能となる。これによりシステムの正常な立ち上げが可能となる。
【００５５】
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、前記入力電源電圧に含まれる高電位側の第１入力電位を、前記第１〜第Ｎ電位の中の第Ｇ（１＜Ｇ＜Ｎ）電位として供給する手段と、前記入力電源電圧に含まれる低電位側の第２入力電位を、前記第１〜第Ｎ電位の中の第Ｊ（１＜Ｊ＜Ｎ）電位として供給する手段と、前記入力電源電圧に含まれ前記第１、第２入力電位よりも高電位側又は低電位側の第３入力電位を、高電位側の前記第１電位と低電位側の前記第Ｎ電位のいずれかとして供給する手段と、所与のクロックに基づきチャージ・ポンプ動作を行い、前記第１、第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、所与のクロックに基づきチャージ・ポンプ動作を行い、前記第Ｇ、第Ｊ電位よりも高電位側又は低電位側の第Ｆ電位（１＜Ｆ＜Ｎ）を、直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含み、前記第１〜第Ｎ電位の中の前記第１、第Ｆ、第Ｇ、第Ｊ、第Ｎ電位以外の電位を、所与のクロックに基づきチャージ・ポンプ動作するチャージ・ポンプ回路により供給することを特徴とする。
【００５６】
本発明によれば、必要とされる消費電流に見合った出力能力を有する回路及び手段により第１〜第Ｎ電位の供給が可能となり、表示品質の維持と低消費電力化とを両立できる。
【００５７】
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、所与のクロックに基づきチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記入力電源電圧の供給停止、前記所与のクロックの供給停止あるいは表示オフ制御信号の入力の少なくとも１つがなされた場合に、前記第１、第Ｎ電位の少なくとも一方により電圧が供給される回路部分の残留電荷を放電させる手段とを含むことを特徴とする。
【００５８】
本発明によれば、表示素子に高電圧が印加され続ける等の事態が防止され、信頼性の向上等を図ることができる。
【００５９】
また本発明に係る電子機器は、前記液晶表示装置を含むことを特徴とする。
【００６０】
本発明によれば、液晶表示装置のみならず、これを含む電子機器の低消費電力化を図ることができる。これにより携帯用情報機器等の電子機器の電池寿命を延ばすこと等が可能となる。
【００６１】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。なお、特に記さないかぎり便宜上ＧＮＤの電位を０Ｖとして説明を進める。
【００６２】
〔実施例１〕
図１に実施例１の電源回路のブロック図を示す。この電源回路は図４９の電源回路と同一の出力電圧を発生する機能を持つ。
【００６３】
この電源回路の入力電源電圧は、Ｖｃｃ（第１入力電位）、ＧＮＤ（第２入力電位）のみであり単一電源入力となっている。また水平走査期間毎に発生するパルスから成るラッチパルスＬＰが入力される。クロック形成回路１は、ＬＰに基づき、チャージ・ポンプ回路に必要な、タイミングの異なるいくつかのクロック信号を形成するものであり、Ｖｃｃ及びＧＮＤを電源としている。負方向６倍昇圧回路２は、Ｖｃｃを基準にＧＮＤを負方向へ６倍昇圧した電圧ＶＥＥをチャージ・ポンプ動作により発生する。Ｖｃｃが３．３Ｖの時、ＶＥＥは−１６．５Ｖになる。コントラスト調整回路３は、最適コントラストとなる選択電圧ＶＬをＶＥＥに基づき発生する。このＶＬはＹ電極の負側選択電圧となる。２倍昇圧回路４は、ＶＬを基準にＧＮＤを２倍昇圧した正側の選択電圧ＶＨをチャージ・ポンプ動作により発生する。負方向２倍昇圧回路５は、Ｖｃｃを基準にＧＮＤを負方向へ２倍昇圧した電圧である−Ｖ３をチャージ・ポンプ動作により発生する。１／２降圧回路６、７は、Ｖｃｃ−ＧＮＤ間を２等分した電圧であるＶ２、ＧＮＤ−（−Ｖ３）間を２等分した電圧である−Ｖ２をチャージ・ポンプ動作により発生する。中央電位ＶＣにはＧＮＤをそのまま用いる。またＧＮＤに対して−Ｖ３と対称な電位であるＶ３には、Ｖｃｃをそのまま用いる。以上で液晶パネルを駆動する電圧は形成できた。この電源回路では、出力される電圧ＶＨ、Ｖ３、Ｖ２、ＶＣ、−Ｖ２、−Ｖ３、ＶＬは、ＧＮＤ（第２入力電位）に対して対称となる。なお回路８は、ＶＬよりＶｃｃだけ高い電圧を形成し、これをＹドライバのロジック電圧ＶＤＤｙとして供給するものである。ＶＤＤｙ自体はパネルには直接加えられることがないため、電圧の対称性の対象外である。
【００６４】
以上説明した本実施例は、次のような構成上の特徴を有している。
【００６５】
（１）本実施例では、入力電源電圧に含まれる高電位側の第１入力電位Ｖｃｃ、低電位側の第２入力電位ＧＮＤを、第１〜第Ｎ電位（Ｎ≧４）の中の第Ｇ電位Ｖ３、第Ｊ電位ＶＣとしてそのまま用いている。また所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の第１電位ＶＨ、低電位側の第Ｎ電位ＶＬを、直接に又は調整手段（コントラスト調整回路３）を介して供給する２倍昇圧回路４、負方向６倍昇圧回路２を含んでいる。
【００６６】
背景技術において説明したように、液晶パネル自体の消費電流は、Ｙ電極の非選択電圧ＶＣと、Ｘ電極の駆動電圧Ｖ３、Ｖ２、−Ｖ２、−Ｖ３との間で流れるものが大部分である。例えば１／２４０デューティの場合、選択状態のＹ電極は４ラインのみであるのに対して残りの２３６ラインは全て非選択状態だからである。本実施例はこの点に着目し、第１電位ＶＨ、第Ｎ電位ＶＬを、出力能力（電流供給能力）は低いが高効率のチャージ・ポンプ回路で供給すると共に、中間電位である第Ｇ電位Ｖ３、第Ｊ電位ＶＣには出力能力の高い入力電源電圧Ｖｃｃ、ＧＮＤを接続している。このようにすることで、表示品質の維持と低消費電力化とを両立できる。一方、図４９の電源回路は、全ての電流が第１電位ＶＥＥ、第Ｎ電位ＧＮＤ間を流れる構成となっているため、ＶＥＥを形成する回路は出力能力の高いものでなければならない。従って、ＶＥＥをチャージ・ポンプ回路で供給することがほとんど不可能であり、表示品質の維持と低消費電力化とを両立できない。
【００６７】
（２）本実施例では、第１〜第Ｎ電位の中の前記第１、第Ｇ、第Ｊ、第Ｎ電位以外の電位Ｖ２、−Ｖ２、−Ｖ３を、所与のクロックに基づきチャージ・ポンプ動作する１／２降圧回路６、７、負方向２倍昇圧回路５により供給している。このようにＶ２、−Ｖ２、−Ｖ３もチャージ・ポンプ回路により供給することで、更なる低消費電力化を図れる。しかも本実施例によればチャージ・ポンプ動作に必要なクロックをチャージ・ポンプ回路間で共有できるため、制御が容易であり、回路規模の増大も最小限に抑えることができる。
【００６８】
なお図２に、Ｖ２、−Ｖ２をオペアンプＯＰ１、ＯＰ２により供給する場合のブロック図を示す。Ｒ１、Ｒ３は、Ｖ３、ＶＣ（ＧＮＤ）間を電圧分割するためのブリーダ抵抗、Ｒ２、Ｒ４は、ＶＣ、−Ｖ３間を電圧分割するためのブリーダ抵抗である。またＯＰ１、ＯＰ２は、ブリーダ抵抗により分割された電圧を低インピーダンスで出力するためのオペアンプである。またＲ１１、Ｒ１２は、ＯＰ１、ＯＰ２の出力電流を制限して動作の安定化を図るともにその消費電力を減らすための抵抗であり、Ｃ１〜Ｃ４はＶ２、−Ｖ２の変動を抑えるための平滑コンデンサである。ＯＰ１はＶ３、ＶＣを電源として、ＯＰ２はＶＣ、−Ｖ３を電源として動作する。Ｃ１はＶ３、ＶＣ間に、Ｃ４はＶＣ、−Ｖ３間に配置してもよい。このようにＶ２、−Ｖ２をオペアンプＯＰ１、ＯＰ２により供給しても、ＯＰ１、ＯＰ２は、図４９の電源回路と異なり、小さい電源電圧で動作するため、この部分の消費電力を許容範囲内に抑えることができる。
【００６９】
（３）また本実施例は、所与のクロックに基づきＫ倍（Ｋ≧２）昇圧のチャージ・ポンプ動作を行い、第１〜第Ｎ電位のいずれかを直接に又は調整手段（コントラスト調整回路３）を介して供給する負方向６倍昇圧回路２、２倍昇圧回路４、負方向２倍昇圧回路５と、所与のクロックに基づきＬ／Ｍ倍（但しＬ／Ｍは整数でない）降圧又はＭ／Ｌ倍のチャージ・ポンプ動作を行い、第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給する１／２降圧回路６、７とを含む。このように本実施例では、Ｋ倍昇圧を行うチャージ・ポンプ回路と、Ｌ／Ｍ倍降圧等を行うチャージ・ポンプ回路とを混在させている。これにより、単一入力電源（Ｖｃｃ、ＧＮＤ）から種々の電圧を低消費電力で供給することが可能となる。
【００７０】
次にコントラスト調整回路３について図３を用いて説明する。コントラスト調整回路３は、ＧＮＤ−ＶＥＥ間に直列接続で挿入された固定抵抗Ｒｆｉｘ及び可変抵抗Ｒｖｏｌと、バイポーラ・トランジスタＴｒと、コンデンサＣＶＬとを含む。本実施例の電源回路で駆動する液晶表示装置においては、出力電圧ＶＬを流れる電流が小さいため、Ｔｒのベース電流も小さくて済む。その結果、ＲｆｉｘやＲｖｏｌは５００ＫΩ〜１ＭΩと高抵抗でよく、この抵抗による消費電力を０．２ｍＷ〜０．４ｍＷ程度に抑えることができる。
【００７１】
なお図１ではコントラスト調整回路３をＶＬ側にのみ設けたが、ＶＨ側のみに設けたり、ＶＨ側とＶＬ側の両方に設けてもかまわない。図１では、一方側にのみコントラスト調整回路３を設け、コントラスト調整回路３で得た電圧ＶＬに基づいて２倍昇圧回路４によりＶＨを生成している。この構成では、コントラスト調整回路３によりＶＬを調整することで、ＶＨも自動的に調整できるという利点がある。一方、ＶＨ、ＶＬの両側にコントラスト調整回路３を設ける構成によると、ＶＨ、ＶＬを独立に調整できるという利点がある。ＭＩＭ等の非線形スイッチング素子は、電圧を印加する方向によって電流の流し易さが異なるというの特性を有している。従って、ＭＩＭ等を用いた液晶表示装置では、｜ＶＨ｜を｜ＶＬ｜に対して０．５Ｖ程度低くすることが好ましい場合がある。従って、このような場合には、コントラスト調整回路をＶＨ側と、ＶＬ側の両方に設けることが望ましい。具体的には、ＶＨ側のコントラスト調整回路にダイオード等を含ませ、このダイオードの順方向電圧を利用してＶＨを降圧すればよい。
【００７２】
また図１では、７レベルの電圧を得るために１／２降圧回路６、７を設けたが、所望の電圧が５レベルの場合には、１／２降圧回路６、７を省略すればよい。
【００７３】
以上の構成の本実施例によれば、以下に述べる理由により、４ライン同時選択法で駆動される液晶表示装置の低消費電力化が可能となる。
【００７４】
第一の理由は、パネルの充放電電流による消費電力が究極的にまで低減するからである。パネル電流の大部分を占める充放電電流、即ちＸ電極と非選択状態のＹ電極との間で流れる充放電電流について考える。Ｘ電極の電圧Ｖ３、−Ｖ３、Ｖ２、−Ｖ２と、Ｙ電極の電圧ＶＣとの間で流れる充放電電流を各々ＩＰ３、ＩＭ３、ＩＰ２、ＩＭ２とする。するとＩＰ３による消費電力はＶｃｃ×ＩＰ３となる。またチャージ・ポンプ回路は極めて高効率であるから、ＩＭ３による消費電力もほぼＶｃｃ×ＩＭ３となり、ＩＰ２、ＩＭ２による消費電力も各々ほぼ（１／２）×Ｖｃｃ×ＩＰ２、（１／２）×Ｖｃｃ×ＩＭ２となる。一方、図４９の背景例では、高電圧をＶＥＥとすると、これら各電流による消費電力はＶＥＥ×ＩＰ３、ＶＥＥ×ＩＭ３、ＶＥＥ×ＩＰ２、ＶＥＥ×ＩＭ２となる。ＶＥＥは２５Ｖ程度であり、Ｖｃｃは３．３Ｖ程度であるから、ＩＰ３、ＩＭ３による消費電力は背景例の１／７以下となり、ＩＰ２、ＩＭ２による消費電力は１／１４以下となる。
【００７５】
次に、Ｘ電極と選択状態のＹ電極との間で流れる充放電電流について考える。Ｙ電極の電圧ＶＨ、ＶＬとＸ電極との間で流れる充放電電流を各々ＩＶＨ、ＩＶＬとする。すると、やはり、チャージ・ポンプ回路の高効率性から、ＩＶＨ、ＩＶＬによる消費電力は各々ほぼ５×Ｖｃｃ×ＩＶＨ、５×Ｖｃｃ×ＩＶＬとなり、背景例の消費電力よりも小さくなる。
【００７６】
第二の理由は高速で動作し消費電流の大きいＸドライバのロジック部での消費電力が低減するからである。前述したように、背景例の電源回路では、Ｘドライバのロジック部での消費電流が高電圧ＶＥＥから供給されているため、消費電力がＶＥＥ×消費電流となる。これに対して、本実施例では消費電力がＶｃｃ×消費電流となり、背景例の１／７以下となる。
【００７７】
第三の理由は高電圧ＶＥＥを形成する昇圧回路の消費電力が小さいからである。一般に、チャージ・ポンプ式の昇圧回路は昇圧能力が小さく、大きな電流を取り出すと出力電圧が低下してしまう。背景例の電源回路で駆動する液晶表示装置では、高電圧系の電流が大きいため、ＶＥＥを形成するのにチャージ・ポンプ式の昇圧回路では能力不足である。従って背景例では、コイルに流す電流を断続する時に発生する高電圧を整流して高電圧ＶＥＥを形成するスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータが用いられる。スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータの効率は５Ｖ入力のもので通常８０％程度、３．３Ｖ入力のものでは６０％程度と極めて低い。このため、ＶＥＥを形成する昇圧回路まで含めると、背景例の電源回路で駆動する液晶表示装置の消費電力は大変大きい。これに対し本実施例の電源回路で駆動する液晶表示装置は高電圧系の電流が小さい。従って、高電圧ＶＥＥは、出力能力は小さいが高効率のチャージ・ポンプ式昇圧回路で供給でき、ＶＥＥを形成する昇圧回路まで含めた消費電力を大きく低減できる。
【００７８】
以上が本実施例の電源回路により液晶表示装置の低消費電力化が可能となる理由である。実際に図１の方式の電源回路でドット数が６４０×４８０、ドットピッチが０．２ｍｍの２画面駆動の液晶表示装置を駆動してみたところ、典型的な消費電力が１２ｍＷ程度という期待通りの値であった。
【００７９】
なお本実施例の電源回路をＩＣ化する場合、ＶＬの形成は、前述したバイポーラ・トランジスタによる回路を外付けする方式ではなく、オペアンプ形式のレギュレータをＩＣに内蔵させることでも可能である。また、ＩＣの耐圧を下げるために、ＶＨ形成用の２倍昇圧回路４を構成する素子のうち、ＶＨ−ＧＮＤをスイッチングするトランジスタを外付けとし、それ以外を１チップにまとめることも実用的な手段である。
【００８０】
本実施例の電源回路では、その構成のほとんどをチャージ・ポンプ回路で形成しているため、コンデンサを多く必要とする印象を与える。しかしながら実際には、チャージ・ポンプ回路に含まれるバックアップ・コンデンサの一部を省略したり、０．１μＦ程度の小さな容量値のもので済ませることが可能である。これは、液晶パネル自体が持つ容量が、バックアップ・コンデンサとして働くためと考えられる。
【００８１】
〔実施例２〕
実施例２は、図１のクロック形成回路１に関する実施例であり、図４にその構成の一例を、図５にその動作を説明するためのタイミングチャートを示す。この回路全体はＶｃｃ−ＧＮＤ系で動作する。また基本クロック信号として、水平走査期間（１Ｈ）毎に発生するパルスを含むラッチパルスＬＰを使用する。Ｄタイプ・フリップフロップＤＦは、／Ｑ出力が書き込みデータ入力Ｄに接続されており、これによりＬＰの立ち上がりエッジでトグル動作をする。ノア回路Ｎｏｒ１、Ｎｏｒ２は、２相のクロック信号Ａ、Ｂを形成するためのものであり、インバータ回路Ｉｎｖ１、Ｉｎｖ２、Ｉｎｖ３は、各々、Ａ、Ｂ、／Ｄｏｆｆの逆相の信号／Ａ、／Ｂ、Ｄｏｆｆを形成するためのものである。
【００８２】
（１）パルス状クロック
本実施例では、周期的に発生するパルス（図５のＰ１、Ｐ２等）を含むパルス状クロックＬＰにより生成されたクロックに基づき、チャージ・ポンプ回路（図１の負方向６倍昇圧回路２等）にチャージ・ポンプ動作を行わせている。そしてチャージ・ポンプ回路が含むポンピング・コンデンサの充電、及びポンピングコンデンサによるバックアップ・コンデンサの充電を、パルス状クロックＬＰのパルスの発生期間において停止させている。即ち、図５のＴｐに示すように、ＬＰのパルスの発生期間（ＬＰがハイレベルの期間）は、信号Ａも信号Ｂもロウレベルになるようにしている。信号Ａ、Ｂがロウレベルになると、チャージ・ポンプ回路を形成するスイッチ群（トランジスタ群）は全てオフになり、これにより、遷移タイミングでの電荷の逃げを防止できる。
【００８３】
但し、この遷移タイミングでのスイッチ群のオフ時間が長すぎると（Ｔｐの期間が長すぎると）、逆にポンピング・コンデンサ、バックアップ・コンデンサを充電する時間が短くなるため、必要な電圧が得られなくなる。ＬＰは、パルス幅が通常１００ｎｓ〜３００ｎｓ程度、周期が数十μｓ〜１００μｓ程度のパルス状クロックであるため、この回路の基本クロックとして好都合である。また、パネルの充放電は１水平走査（１Ｈ）周期で起こるため、ＬＰを用いて１Ｈ周期でパネルの駆動電圧を充電することは理に合っている。ＬＰを入力とせず、ＣＲ発振回路等で基本クロックを内部発生することも可能ではあるが、ドライバＩＣに入力されるラッチパルスを、本電源回路の基本クロックにも転用する方が回路が簡単となり好ましい。
【００８４】
なお本実施例で使用するパルス状クロックは、Ｘドライバ用のラッチパルスであるＬＰに限らず、例えばＹドライバ用のシフトクロックＹＳＣＬ等を用いてもよい。またパルス状クロックを用いない場合には、スイッチ群をオフさせる期間Ｔｐを、ディレイ回路等を利用して作り出せばよい。
【００８５】
（２）クロックの停止機能
また本実施例では、表示オフ制御信号／Ｄｏｆｆがロウレベルに間は、信号Ａも信号Ｂもロウレベルにして、チャージ・ポンプ回路の動作が停止するようにしている。即ち電源回路に、チャージ・ポンプ回路に与えるクロックを停止する機能を持たせている。この機能を付加することで、表示オフ制御時の電源回路の消費電力をほぼ零にできる。また、選択電圧の出力が同時に停止するため、Ｙドライバに表示オフ制御機能が無いものを用いても、液晶表示装置全体として表示オフ制御機能を持たせることが可能となる。なお、図４の例では電源回路をＩＣ化した時のテスト容易性を考慮し、ＤＦにリセットをかけることによってクロックの発生を停止し、チャージ・ポンプ回路の動作を停止している。しかしながら、ＬＰと／Ｄｏｆｆを所与のＡＮＤ回路に入力し、得られた信号を新たな基本クロックとするという方法を用いても、チャージ・ポンプ回路の動作を停止することは可能である。
【００８６】
〔実施例３〕
実施例３は、図１の負方向６倍昇圧回路２、２倍昇圧回路４等のチャージ・ポンプ回路に関する実施例である。
【００８７】
（１）基本概念
図６はチャージ・ポンプ回路の最も基本となる概念図である。図６においてＳＷａとＳＷｂは連動スイッチであり、一方がＡ側に倒れている間は他方もＡ側に倒れている。また図６ではＳＷａ、ＳＷｂを機械的なスイッチで表したが、実際にはスイッチＳＷａ、ＳＷｂは、Ａ側との導通・遮断を制御するＭＯＳトランジスタと、Ｂ側との導通・遮断を制御するＭＯＳトランジスタの通常２つのトランジスタにより構成できる。
【００８８】
ＳＷａ、ＳＷｂがＡ側に切り替わっている間は、ポンピング・コンデンサＣｐはＶｂ−Ｖａの電圧で充電される。次いでＳＷａ、ＳＷｂがＢ側に切り替わると、Ｃｐに充電された電荷がバックアップ・コンデンサＣｂに転送される。このスイッチング動作を繰り返すことにより、Ｃｂに加わっている電圧、すなわち、Ｖｅ−Ｖｄ間の電圧はＶｂ−Ｖａ間の電圧とほぼ等しい値に近づく。この時、Ｖｄがある定まった電圧である場合には、ＶｄよりＶｂ−Ｖａだけ高い電圧がＶｅに発生する。逆に、Ｖｅがある定まった電圧である場合には、ＶｅよりＶｂ−Ｖａだけ低い電圧がＶｄに発生する。以上がチャージ・ポンプ回路の基本動作である。次に述べるように、Ｖａ、Ｖｂ、Ｖｄ、Ｖｅをどこに接続するかによって、この回路が昇圧回路として機能したり、降圧回路として機能したりする。
【００８９】
（２）２倍昇圧
図７は、図６においてＶｄをＶｂに結線したもので、２倍昇圧用チャージ・ポンプ回路の概念図となる。つまり、上述した理由により、ＳＷａとＳＷｂが連動スイッチング動作を繰り返すことでＶｅ−Ｖｄ＝Ｖｅ−Ｖｂ＝Ｖｂ−Ｖａとなるから、Ｖｅ−Ｖａ＝（Ｖｅ−Ｖｂ）＋（Ｖｂ−Ｖａ）＝２×（Ｖｂ−Ｖａ）が成立する。すなわち、Ｖａを電位の基準レベル（０Ｖ）とするとＶｅ＝２×Ｖｂとなり、ＶｅはＶｂを２倍昇圧した電圧となる。
【００９０】
（３）負方向２倍昇圧
図８は、図６においてＶｅをＶａに結線したもので、負方向２倍昇圧用チャージ・ポンプ回路の概念図となる。ＳＷａとＳＷｂが連動スイッチング動作を繰り返すことでＶｅ−Ｖｄ＝Ｖａ−Ｖｄ＝Ｖｂ−Ｖａとなるから、Ｖｂ−Ｖｄ＝（Ｖｂ−Ｖａ）＋（Ｖａ−Ｖｄ）＝２×（Ｖｂ−Ｖａ）が成立する。すなわちＶｂを電位の基準レベル（０Ｖ）とするとＶｄ＝２×Ｖａとなり、ＶｄはＶａを負方向へ２倍昇圧した電圧となる。
【００９１】
（４）１／２降圧
図９は、図８において入力電圧をＶｂ−ＶａからＶｂ−Ｖｄに変更したものであり、１／２降圧用チャージ・ポンプ回路の概念図である。Ｖｅが出力電圧であり、Ｖｅにつながる負荷が消費する電流はバックアップ・コンデンサＣｂから供給される。まず、ＳＷａ、ＳＷｂがＢ側と導通している時はＣｐとＣｂとは並列接続になるから、このＣｐ、Ｃｂに加わっている電圧は等しい。次にＳＷａ、ＳＷｂがＡ側に切り変わると、直列接続となったＣｐ、Ｃｂが、入力電圧Ｖｂ−Ｖｄ間に入る形となり、Ｃｐ、Ｃｂに加わる電圧は入力電圧の半分となる。次いで再びＳＷａ、ＳＷｂがＢ側に切り変わると、ＣｐとＣｂは並列接続になるから、Ｃｐに蓄えられていた電荷がＣｂに供給され、Ｃｐに加わる電圧とＣｂに加わる電圧が等しくなる。従って、Ｃｐ、Ｃｂに蓄えることのできる電荷が、Ｖｅの負荷電流により持ち去られる電荷に比べて充分に大きければ、ＳＷａとＳＷｂが連動スイッチング動作を繰り返すことで、Ｖｅには、入力電圧の１／２に近い出力電圧が発生することになる。
【００９２】
（５）負方向６倍昇圧
図１０は、負方向６倍昇圧用チャージ・ポンプ回路の一例を示す概念図であり、図１１（Ａ）、図１１（Ｂ）は、各々、ＳＷａ１〜ＳＷａ３及びＳＷｂ１〜ＳＷｂ３がＡ側、Ｂ側に切り替わっている時の接続関係図である。ＳＷａ１〜ＳＷａ３及びＳＷｂ１〜ＳＷｂ３は連動スイッチであり、Ｃｐ１〜Ｃｐ３はポンピング・コンデンサ、Ｃｂ１とＣｂ２３はバックアップ・コンデンサである。
【００９３】
前述した負方向２倍昇圧回路と同じ動作により、−Ｖ３Ｂには、Ｖｃｃを基準としてＧＮＤを負方向へ２倍昇圧した電圧である−２×（Ｖｃｃ−ＧＮＤ）が発生する。全スイッチがＡ側に切り替わっている場合は、図１１（Ａ）に示すように、Ｃｐ２とＣｐ３は並列接続となるため、Ｃｐ２、Ｃｐ３は、各々、ほぼ２×（Ｖｃｃ−ＧＮＤ）の電圧で充電されることになる。
【００９４】
次に全スイッチがＢ側に切り変わると、図１１（Ｂ）に示すように、直列接続されたＣｐ２、Ｃｐ３が、Ｃｂ２３に並列接続される。Ｃｐ２、Ｃｐ３は、前述のように２×（Ｖｃｃ−ＧＮＤ）で充電されている。従って、−Ｖ３Ｂ、ＶＥＥ間には４×（Ｖｃｃ−ＧＮＤ）の電圧が発生し、この電圧でＣｂ２３が充電される。以上の理由から、全スイッチが連動スイッチング動作を繰り返すことで、ＶＥＥには、Ｖｃｃを基準にＧＮＤを負方向へ６倍昇圧した電圧、即ちＶｃｃ−６×（Ｖｃｃ−ＧＮＤ）が発生する。例えばＶｃｃ＝３Ｖの場合には、−Ｖ３Ｂには−３Ｖ、ＶＥＥには−１５Ｖの電圧が発生する。
【００９５】
図１２は、負方向６倍昇圧用チャージ・ポンプ回路の他の例を示す概念図であり、図１３（Ａ）、図１３（Ｂ）は、各々、ＳＷａ１〜ＳＷａ３及びＳＷｂ１、ＳＷｂ２３がＡ側、Ｂ側に切り替わっている時の接続関係図である。Ｃｐ１〜Ｃｐ３はポンピング・コンデンサ、Ｃｂ１〜Ｃｂ３はバックアップ・コンデンサである。
【００９６】
図１０の回路と同様に、−Ｖ３Ｂには、Ｖｃｃを基準にＧＮＤを負方向へ２倍昇圧した電圧である−２×（Ｖｃｃ−ＧＮＤ）が発生する。全スイッチがＡ側に切り替わっている時は、図１３（Ａ）に示すように、Ｃｐ２は、ほぼ２×（Ｖｃｃ−ＧＮＤ）の電圧で充電される。また図１２に示すようにＣｐ２、Ｃｂ２、ＳＷｂ２３、ＳＷａ２から成る回路は、Ｃｐ１、Ｃｂ１、ＳＷｂ１、ＳＷａ１から成る回路と同様に、負方向２倍昇圧回路となっている。従ってＣｂ２も、２×（Ｖｃｃ−ＧＮＤ）の電圧で充電され、ＶＥＭには、−４×（Ｖｃｃ−ＧＮＤ）の電圧が発生する。これによりＣｐ３は、４×（Ｖｃｃ−ＧＮＤ）の電圧で充電されることになる。
【００９７】
次に全スイッチがＢ側に切り替わると、図１３（Ｂ）に示すように、−Ｖ３ＢとＶＥＥとの間にＣＰ３が挿入される接続関係になる。−Ｖ３Ｂの電圧は−２×（Ｖｃｃ−ＧＮＤ）であり、Ｃｐ３は４×（Ｖｃｃ−ＧＮＤ）の電圧で充電されている。従ってＶＥＥには結局、Ｖｃｃを基準にＧＮＤを負方向へ６倍昇圧した電圧、即ちＶｃｃ−６×（Ｖｃｃ−ＧＮＤ）の電圧が発生する。
【００９８】
図１０の回路は図１２の回路と異なり、−Ｖ３ＢとＶＥＥとの中間の安定した電圧であるＶＥＭが不要であるため、図１２の回路よりも必要なコンデンサの数が１つ少なくてよいという利点がある。一方、図１２の回路は、Ｃｐ２及びＣｐ３の＋電極につながるスイッチが共用となるため、図１０の回路よりも必要なスイッチの数が１つ（トランジスタ数としては２つ）少なくてよいという利点がある。更に、中間電圧ＶＥＭを形成することで図１０の回路よりもトランジスタのドレイン耐圧が低くてもよくなり、トランジスタのサイズを小さくできるという利点もある。
【００９９】
（６）３／２倍昇圧
図１４（Ａ）、図１４（Ｂ）は、３／２倍昇圧用チャージ・ポンプ回路の概念図である。ＣｐＨ、ＣｐＬはポンピング・コンデンサであり、Ｃｂはバックアップ・コンデンサである。図１４（Ａ）、１４（Ｂ）に示すように、この回路では、ＣｐＨ、ＣｐＬ、Ｃｂが直列接続になっている状態と、Ｃｂ、ＣｐＨ、ＣｐＬが並列接続になっている状態とが交互に繰り返される。ＣｐＨ、ＣｐＬに加わっている電圧を各々ＶｃｐＨ、ＶｃｐＬと表すと、図１４（Ｂ）でＣｐＨとＣｐＬが並列接続になっていることから、ＶｃｐＨ＝ＶｃｐＬとなる。また図１４（Ａ）のようにＣｐＨとＣｐＬとがＶｃｃ−ＧＮＤ間に直列接続となった時、ＣｐＨとＣｐＬにはＶｃｃの１／２の電圧が充電される。その後、図１４（Ｂ）の接続状態となった時、ＣｐＨとＣｐＬに蓄えられていた電荷がＣｂに供給される。この動作を何回も繰り返すことにより、Ｃｂ、ＣｐＨ、ＣｐＬに加わっている電圧はどれもＶｃｃの１／２に近づき、この結果、出力電圧にはＶｃｃを３／２倍に昇圧した電圧が発生する。
【０１００】
（７）負方向３／２倍昇圧
図１５（Ａ）、図１５（Ｂ）は、負方向３／２倍昇圧用チャージ・ポンプ回路の概念図である。動作原理は上記の３／２倍昇圧と同様であるため、詳細な説明は省略する。３／２倍昇圧の場合と同様に、ポンピング・コンデンサＣｐＨ及びＣｐＬがバックアップ・コンデンサＣｂと直列接続になっている図１５（Ａ）の状態と、ＣｂとＣｐＨとＣｐＬが並列接続になっている図１５（Ｂ）の状態とを交互に繰り返すことにより、上記の３／２倍昇圧とは逆方向の昇圧電圧−３／２×Ｖｃｃを得ることができる。液晶表示装置のドライバＩＣには、ロジック電圧と、そのロジック電圧よりも負側の電圧とを必要とすることがよくあり、そうした液晶表示装置にこの回路を応用することにより、液晶表示装置の低消費電力化が可能となる。
【０１０１】
（８）２／３倍降圧
図１６（Ａ）、図１６（Ｂ）は、２／３倍降圧用チャージ・ポンプ回路の概念図である。この回路においても、ポンピング・コンデンサＣｐＨ及びＣｐＬがバックアップ・コンデンサＣｂと直列接続になっている図１６（Ａ）の状態と、ＣｂとＣｐＨとＣｐＬが並列接続になっている図１６（Ｂ）の状態とを交互に繰り返す。Ｃｂ、ＣｐＨ、ＣｐＬに加わっている電圧は図１６（Ｂ）では並列接続になることから全て同一となり、図１６（Ａ）のように直列接続となった時、ＣｂとＣｐＨとＣｐＬにはそれぞれＶｃｃのほぼ１／３の電圧が充電される。この動作を何回も繰り返すことにより、Ｃｂ、ＣｐＨ、ＣｐＬに加わっている電圧はどれもＶｃｃの約１／３に近づき、この結果、出力にはＶｃｃより（１／３）×Ｖｃｃだけ低い電圧、すなわち、Ｖｃｃを２／３倍に降圧した電圧が発生する。
【０１０２】
（９）負方向２／３倍降圧
図１７（Ａ）、図１７（Ｂ）は、負方向２／３倍降圧用チャージ・ポンプ回路の概念図である。動作原理は上記の２／３倍降圧と同様であるため、詳細な説明は省略する。２／３倍降圧の場合と同様に、ＣｐＨ及びＣｐＬがバックアップ・コンデンサＣｂと直列接続になっている図１７（Ａ）の状態と、ＣｂとＣｐＨとＣｐＬが並列接続になっている図１７（Ｂ）の状態とを交互に繰り返すことにより、２／３倍降圧の場合とは逆方向の降圧電圧−２／３×Ｖｃｃを得ることができる。
【０１０３】
（１０）チャージ・ポンプ回路の具体例
図１８に、図８に示す負方向２倍昇圧用チャージ・ポンプ回路の基本部分を、個別部品で構成した場合（ディスクリートで構成した場合）の例を示す。Ｖｘを入力電圧、Ｖｙを出力電圧とし、Ｖｘ＞０とする。タイミングＴ１（図１９参照）でＰＭＯＳトランジスタのＴｒｐ１とＴｒｐ２はオンし、ポンピング・コンデンサＣｐをＶｘ−ＧＮＤの電圧で充電する。この時Ｎ−ＭＯＳトランジスタのＴｒｎ１とＴｒｎ２はオフしている。次のタイミングＴ２ではＴｒｐ１とＴｒｐ２をオフさせるとともにＴｒｎ１とＴｒｎ２をオンさせて、ポンピング・コンデンサＣｐに充電されていた電荷をバックアップ・コンデンサＣｂに移す。図１８のようにＴｒｎ１のソース電極をＧＮＤに接続しておけば、上記タイミングＴ１、Ｔ２の動作を交互に繰り返すことにより、出力ＶｙにはＧＮＤに対してＶｘと対称な電圧が発生する。
【０１０４】
図１８においてトランジスタのゲートに入る信号／Ａ１、／Ａ２、Ｂ、Ｂ２は、例えば図１９に示すような位相と電圧の信号である。これらの信号のレベルがＶＣとＧＮＤの間でない場合には、信号をレベルシフトする手段が必要となる。個別部品を用いる場合の簡単なレベルシフト方法は図２０（Ａ）、図２０（Ｂ）のようにカップリング・コンデンサＣｓとダイオードＤを利用する方法である。カップリング・コンデンサＣｓの容量は４７０ｐＦ程度あればよい。図２０（Ａ）の接続により、信号／Ａと同位相、同振幅であり、且つＰＭＯＳトランジスタＴｒｐをオン／オフできるゲート信号／Ａｘを得ることができる。また図２０（Ｂ）の接続により、信号Ｂと同位相、同振幅であり、且つＮＭＯＳトランジスタＴｒｎをオン／オフできるゲート信号Ｂｘを得ることができる。Ｒｐは数ＭΩの抵抗で、ダイオードのリーク電流を補償しゲート信号の電圧を安定化する働きをしている。
【０１０５】
以上は個別部品を用いてチャージ・ポンプ回路を構成する場合について述べた。これに対してチャージ・ポンプ回路をモノリシックＩＣ化する場合は、チャージ・ポンプ回路のトランジスタ構成やレベルシフト手段には、よりモノリシックＩＣ化に適した公知の構成・手段を採用すればよい。
【０１０６】
（１１）ダイオードを用いたチャージ・ポンプ回路
図２１に、スイッチ素子としてトランジスタの代わりにダイオードＤ１、Ｄ２を用いた場合のチャージ・ポンプ回路の構成例を示す。Ｖ１は、安定した入力電圧であり、Ｖｘは、振幅電圧がＶｐであり駆動能力の高いクロックである。この回路によれば、ダイオードの順方向電圧を約０．６Ｖとすれば、出力電圧Ｖ２＝Ｖ１−（クロック振幅電圧Ｖｐ−約０．６Ｖ）を効率よく発生させることができる。
【０１０７】
次に図２２のタイミングチャートを用いて動作について説明する。なお説明を簡単にするためにダイオードＤ１、Ｄ２の順方向電圧を０Ｖとする。期間Ｔｃにおいては、Ｖｘ＝Ｖａであり、またＤ１が順方向バイアスとなっているためＶｄ＝Ｖ１となっている。従って、コンデンサＣｐは、Ｖ１−Ｖａの電圧で充電される。期間Ｔｄになると、Ｖｄのレベルは、Ｃｐに引っ張られ、Ｖｘの電圧降下分であるＶｐだけ下がる。これにより、Ｖ１→Ｃｂ→Ｄ２→Ｃｐ→Ｖｘのルートで電流が流れ、Ｃｂが充電される。以上の期間Ｔｃ、Ｔｄでの動作を繰り返すことで、出力電圧Ｖ２＝Ｖ１−Ｖｐを得ることができる。
【０１０８】
なお図２３に示すように、図２１の回路を２段重ねれば、Ｖ３として、Ｖ１−２×（Ｖｐ−約０．６Ｖ）の電圧を得ることができる。同様に３段重なれば、Ｖ１−３×（Ｖｐ−約０．６Ｖ）の電圧を得ることができる。
【０１０９】
以上のように、本発明のチャージ・ポンプ回路としては、トランジスタ等を用いるもののみならず、ダイオードを用いるもの等、種々のものを採用できる。
【０１１０】
〔実施例４〕
実施例４は、チャージ・ポンプ回路の出力能力（電流供給能力）を大きくする手法に関する実施例である。基本的には、チャージ・ポンプ回路を形成するトランジスタのオン抵抗を低くし、コンデンサの容量値を大きくすれば出力能力を大きくできるが、他の手法による方が効率的な場合もある。その１つの手法として、複数のポンピング・コンデンサを用意し、この複数のポンピング・コンデンサによりバックアップ・コンデンサを交互に充電する手法が考えられる。その他の手法として、ＬＰの周波数を２倍にする回路を追加し、ＬＰの半周期毎にチャージ動作、ポンプ動作をさせるという手法も可能である。例えば図１における−Ｖ３は、−Ｖ３につながる回路部分で消費する電流と、−Ｖ２につながる回路部分で消費する電流とにより、二重に電圧低下を起こす。従って、−Ｖ３を供給するチャージ・ポンプ回路は、上記した種々の手法により出力能力を大きくしておくことが望ましい。
【０１１１】
図２４に、複数のポンピング・コンデンサＣｐ１、Ｃｐ２を設けて、出力能力を高める回路例を示す。ここでも図１８と同様に、個別部品で回路を構成した場合の例を示す。
【０１１２】
信号Ａ、／Ａ、Ｂ、／Ｂは、図４で説明したクロック形成回路により形成した信号であり、Ｖｘは入力電圧である。Ａがハイレベルである期間をＴ１、Ｂがハイレベルである期間をＴ２とする。Ｔ１の期間はＴｒｎ１、Ｔｒｎ２、Ｔｒｐ３、Ｔｒｐ４はオフしており、Ｔｒｐ１とＴｒｐ２はオンしている。これによりＣｐ１が電圧Ｖｘで充電される。またＴｒｎ３とＴｒｎ４もオンしているため、前回にＣｐ２に充電されていた電荷がＣｂへ移る。次にＴ２の期間では、Ｔｒｐ１、Ｔｒｐ２、Ｔｒｎ３、Ｔｒｎ４はオフしており、Ｔｒｐ３とＴｒｐ４はオンしている。これによりＣｐ２が電圧Ｖｘで充電される。またＴｒｎ１とＴｒｎ２もオンしていてため、前回にＣｐ１に充電されていた電荷がＣｂへ移る。このように２つのチャージ・ポンプコンデンサＣｐ１、Ｃｐ２で交互にＣｂに電荷を供給してやることで、より出力電圧の平滑度が良く出力能力の大きいチャージ・ポンプ回路を実現できる。
【０１１３】
なお図２４のＨに示す部分は、Ｔｒｐ２、Ｔｒｐ４、Ｔｒｎ２、Ｔｒｎ４のトランジスタのゲートを駆動するのに必要な電圧と位相を持った信号を、信号Ａ、／Ｂから形成するためのレベルシフト手段である。Ｃｓ１とＣｓ２は容量が４７０ｐＦ程度のカップリング・コンデンサ、Ｄ１とＤ２はダイオード、Ｉｎｖ３〜６はインバータ、Ｒｆ１とＲｆ２は１ＫΩ程度の抵抗である。Ｉｎｖ３とＩｎｖ４とＲｆ１とで１つのホールド回路を形成しており、Ｉｎｖ５とＩｎｖ６とＲｆ２とで別のホールド回路を形成している。図２４のような接続にし、Ｉｎｖ３〜６の正側電源端子をＧＮＤに接続すれば、Ｉｎｖ３〜６の負側電源端子にはＧＮＤよりもＶｘだけ低い電圧が発生するので、信号Ａや信号／Ｂと同振幅で同相／逆相の信号が、Ｉｎｖ３〜６の出力から得られる。Ｉｎｖ３〜６の電源端子間には０．１μＦ程度の平滑コンデンサＣｘを入れておくことが好ましい。このレベルシフト手段は、図２０（Ａ）、図２０（Ｂ）で説明したレベルシフト手段よりも、信号の振幅低下が小さいという利点がある。
【０１１４】
さて本実施例では、出力能力を向上させるために、ポンピング・コンデンサを複数用意しているが、この手法は、表示品質の向上にも効果がある。例えばラッチパルスＬＰを用いる手法によると、図２５（Ａ）に示すように、ポンプ・コンデンサＣｐの充電（チャージ動作）と、Ｃｐによるバック・アップコンデンサＣｂの充電（ポンプ動作）が、２水平走査期間（２Ｈ）毎に繰り返されることになる。このような構成のチャージ・ポンプ回路を、例えば図１の負方向２倍昇圧回路５に用いると、８ライン周期の横縞の表示ムラ（濃い４ライン＋淡い４ライン）が生じる可能性がある。負方向２倍昇圧回路５は、−Ｖ２、−Ｖ３の両方で消費される電流を供給しており、また−Ｖ２、−Ｖ３は、ＶＨ、ＶＬに比べて消費される電流が大きいからである。そこで、負方向２倍昇圧回路５を、図２４に示すような複数のポンピング・コンデンサを有する構成とすれば、上記のような表示ムラの発生を有効に防止できる。その理由は、このようにすれば、図２５（Ｂ）に示すように、１水平期間毎にＣｐ１又はＣｐ２の充電、及び、Ｃｐ２によるＣｂの充電又はＣｐ１によるＣｂの充電が行われるからである。
【０１１５】
なお上記のような表示ムラの発生を防止するためには、少なくとも、ポンピング・コンデンサの充電及びポンピング・コンデンサによるバックアップ・コンデンサの充電を１水平期間毎に行えばよい。従って、例えばラッチパルスＬＰの２倍の周波数の信号を用いて、図２５（Ｃ）に示すようにチャージ・ポンプ動作を行えば、上記表示ムラを防止できることになる。
【０１１６】
〔実施例５〕
実施例５は、チャージ・ポンプ回路の昇圧倍率、降圧倍率の変更に関する実施例である。図１０、図１２で説明した負方向６倍昇圧回路では、昇圧倍率は６倍に固定されていた。昇圧倍率を６倍にした理由は、デューティが１／２４０の液晶表示装置において、Ｖｃｃが３Ｖまで低下した時に、ＶＥＥが負方向５倍昇圧電圧（つまりＶＥＥ＝−１２Ｖ）では不足であり、−１３．５Ｖ程度を必要とするためである。同じ液晶表示装置において必要となるＶＥＥは、Ｖｃｃが３．３Ｖの時は約−１２Ｖ、Ｖｃｃが３．６Ｖの時は約−１０．５Ｖである。Ｖｃｃの電圧によって必要となるＶＥＥが異なる理由は次の通りである。即ち、本実施例では、Ｘ電極を駆動する電圧としてＶｃｃやその１／２降圧電圧をそのまま用いている。従って、Ｖｃｃが高くなると非選択期間に液晶に加わる実効電圧が高くなり、その分、選択電圧を小さくする必要がある。逆にＶｃｃが低くなると、非選択期間に液晶に加わる実効電圧も低くなり、その分、選択電圧を大きくする必要があるからである。以上の理由から、図１の負方向６倍昇圧回路２の昇圧倍率は、Ｖｃｃが３．３Ｖより高い時は６倍ではなく５倍で充分であり、むしろ、Ｖｃｃが高い時は５倍に自動的に切り変わるようにした方が消費電力が小さくなり好ましい。また、１／２００デューティの液晶表示装置においてはＶｃｃが３Ｖまで低下した時でも負方向５倍昇圧で充分である。このため、外部端子により、５倍から６倍への切り替え、６倍から５倍への切り替えができるようにしておくことが好ましい。
【０１１７】
昇圧倍率、降圧倍率の変更は次のようにして実現できる。例えば前述の図１０に示す回路で、昇圧倍率を変更可能にするには、図２６のような構成にすればよい。即ち倍率変更回路２０を設け、６倍昇圧の場合にはＳＷａ２の接点Ａを−Ｖ３Ｂに接続し、５倍昇圧の場合にはＳＷａ２の接点ＡをＧＮＤに接続すればよい。あるいは倍率変更回路２２を設け、６倍昇圧の場合にはＳＷｂ２の接点Ｂを−Ｖ３Ｂに接続し、５倍昇圧の場合にはＳＷｂ２の接点ＢをＧＮＤに接続してもよい。一方、前述の図１２に示す回路で、昇圧倍率を変更可能にするには、図２７のような構成にすればよい。即ち、倍率変更回路２４を設け、負方向６倍昇圧の場合にはＳＷａ２の接点Ａを−Ｖ３Ｂに接続し、負方向５倍昇圧の場合にはＳＷａ２の接点ＡをＧＮＤに接続すればよい。
【０１１８】
また３／２倍昇圧を２／３倍降圧に変更するには次のようにすればよい。即ち図１４（Ａ）、図１４（Ｂ）に示す３／２倍昇圧回路では、Ｃｂの＋端子に出力端子が、−端子にＶｃｃが接続されているが、これを図１６（Ａ）、図１６（Ｂ）に示すように、Ｃｂの＋端子をＶｃｃに、−端子を出力端子に接続するような切り替え手段を設ければよい。
【０１１９】
このように本実施例によれば、Ｋ倍（Ｋ≧２）昇圧又はＬ／Ｍ倍（但しＬ／Ｍは整数でない）降圧又はＭ／Ｌ倍昇圧のチャージ・ポンプ動作を行うチャージ・ポンプ回路と、このチャージ・ポンプ回路の昇圧倍率又は降圧倍率を変更する手段とが設けられる。これにより、例えば図１のコントラスト調整回路３等により無駄に消費される電流を低減でき、更なる低消費電力化が図れる。
【０１２０】
なお図１０、図１２に示す負方向６倍昇圧回路では、−Ｖ３Ｂを形成しており、この−Ｖ３Ｂは、Ｖｃｃを基準にＧＮＤを負方向に２倍に昇圧した電圧に相当する。一方、図１の負方向２倍昇圧回路５の出力電圧−Ｖ３も、Ｖｃｃを基準にＧＮＤを負方向に２倍に昇圧した電圧に相当する。従って、例えば図１０、図１２においてＳＷｂ１、ＳＷａ１、Ｃｐ１、Ｃｐ２から成る回路を設けずに、負方向２倍昇圧回路５の出力電圧−Ｖ３を図１０、図１２の−Ｖ３Ｂとして共用することも可能である。あるいは逆に、負方向２倍昇圧回路５を設けずに、負方向６倍昇圧回路２の−Ｖ３Ｂを−Ｖ３として共用することも可能である。但し、共用する場合には負荷電流による出力電圧の低下が大きくなるため、パネルサイズに応じて共用するか否かを使い分けることが好ましい。
【０１２１】
〔実施例６〕
実施例６は、入力電源電圧の投入後の所与の期間、チャージ・ポンプ回路による高電圧の供給を停止させる手段を設けた実施例である。
【０１２２】
チャージ・ポンプ回路を用いて高電圧（図１の第１電位ＶＨ、第Ｎ電位ＶＬ）を発生する場合、入力電源電圧の投入後の所与の期間、高電圧の発生を停止しておかないと、システムが正常に立ち上がらない場合がある。その理由の１つは、高電圧が発生する前に、ドライバＩＣ（データ線ドライバ、走査線ドライバ）のロジック部分が正常に動作していないと、ドライバＩＣ内部の出力回路等がショート状態になる場合があるからである。このような事態を防止するには、例えば図１の負方向６倍昇圧回路２内に、図２８（Ａ）に示すように供給停止回路２６を設ける。そして入力電源電圧の投入後の所与の期間、−Ｖ３Ｂｉｎと−Ｖ３Ｂｏｕｔの間を遮断すればよい。図２８（Ｂ）に、この供給停止回路２６の具体的構成の一例を示す。Ｖｃｃが投入された後、Ｃ×Ｒの時定数で決まる所与の期間、Ｔｒがオフし、−Ｖ３Ｂｉｎと−Ｖ３Ｂｏｕｔの間が遮断される。更に、入力電源電圧をそのまま電源回路の出力電圧として使用する経路、即ち図１のＶｃｃ、Ｖ３間の経路及びＧＮＤ、ＶＣ間の経路には、過電流防止用として１０Ω程度の抵抗を挿入することが望ましい。
【０１２３】
なお図１の構成では、負方向６倍昇圧回路２内に設けた供給停止回路２６によりＶＬ（第Ｎ電位）の供給を停止すると、ＶＨ（第１電位）の供給も停止される。従って、２倍昇圧回路４内に供給停止回路を設ける必要がなくなる。一方、例えばＧＮＤを基準にＶｃｃを６倍昇圧する回路を用いてＶＨを供給する場合には、この６倍昇圧回路内に供給停止回路を設ければよい。
【０１２４】
〔実施例７〕
図２９に実施例７の電源回路のブロック図を示す。この電源回路は、図１に示す実施例１の電源回路の出力電圧をＶｃｃ−ＧＮＤだけ全体的に高電位側へずらせた電圧を発生する機能を持つ。図１の実施例１では、第１〜第Ｎ電位は、低電位側の第２入力電位ＧＮＤに対して対称に形成されていたが、図２９では、高電位側の第１入力電位Ｖｃｃに対して対称に形成されている。
【０１２５】
説明を簡単にするため、実施例１と異なる部分のみ主に説明する。負方向５倍昇圧回路３２は、Ｖｃｃを基準にＧＮＤを負方向へ５倍昇圧した電圧ＶＥＥをチャージ・ポンプ動作により発生する。Ｖｃｃが３．３Ｖの時、ＶＥＥは−１３．２Ｖになる。２倍昇圧回路３４は、ＶＬを基準にＶｃｃを２倍昇圧した電圧ＶＨを発生する。２倍昇圧回路３５は、ＧＮＤを基準にＶｃｃを２倍昇圧した電圧Ｖ３を発生する。１／２倍降圧回路３６、３７は、Ｖ３−Ｖｃｃ間を２等分した電圧であるＶ２、Ｖｃｃ−ＧＮＤ間を２等分した電圧である−Ｖ２を発生する。以上で液晶パネルを駆動する電圧は形成できた。なお中央電位のＶＣにはＶｃｃをそのまま用い、−Ｖ３にはＧＮＤをそのまま用いる。この電源回路は、出力される電圧のレベルが高電位側の入力電源電圧Ｖｃｃに対して対称という特徴を備えている。こうした構成の電源回路によれば、実施例１で述べた理由と同じ理由により、４ライン同時選択法で駆動される液晶表示装置の低消費電力化が可能となる。
【０１２６】
このように、液晶駆動に必要な出力電圧が中心電位を持ち、大部分の消費電流がその中心電位と他の電圧との間で流れる場合に、中心電位を第１、第２入力電位に一致させ、出力電圧をチャージ・ポンプ回路を主体とした回路で形成するという構成を用いることで、液晶表示装置の低消費電力化を図れる。こうした構成によれば、高電圧ＶＨ、ＶＬでの消費電流が小さくなるため、これらの高電圧ＶＨ、ＶＬを、出力能力の低いチャージ・ポンプ回路で容易に形成できる。そして、これらの高電圧を電力損失の小さいチャージ・ポンプ回路で形成することで、液晶表示装置の更なる低消費電力化が図れる。
【０１２７】
なお、実施例７において、負方向５倍昇圧回路を正方向の昇圧回路に変更し、コントラスト調整回路でＶＨを形成した後にＶＨを負方向に２倍昇圧してＶＬを形成することも可能である。
【０１２８】
〔実施例８〕
図３０に実施例８の電源回路のブロック図を示す。この電源回路は、実施例１の電源回路の出力電圧を１／２×（Ｖｃｃ−ＧＮＤ）だけ全体的に高電位側へずらせた電圧を発生する機能を持つ。実施例８では、第１〜第Ｎ電位は、第１入力電位Ｖｃｃと第２入力電位ＧＮＤの中点電位を基準に対称に形成される。
【０１２９】
１／２降圧回路４６は、Ｖｃｃ−ＧＮＤ間を２等分した電圧ＶＣをチャージ・ポンプ動作により発生する回路であり、このＶＣが、第１〜第Ｎ電位の中心電位となる。負方向５倍昇圧回路４２は、Ｖｃｃを基準にＧＮＤを負方向へ５倍昇圧した電圧ＶＥＥを発生する。２倍昇圧回路４４は、ＶＬを基準にＶＣを２倍昇圧した電圧ＶＨを発生する。負方向２倍昇圧回路４５は、ＶＣを基準にＧＮＤを負方向へ２倍昇圧した電圧の−Ｖ３を発生する。２倍昇圧回路４９は、ＶＣを基準にＶｃｃを正方向へ２倍昇圧した電圧Ｖ３を発生する。以上で液晶パネルを駆動する電圧は形成できた。なおＶ２にはＶｃｃをそのまま用い、−Ｖ２にはＧＮＤをそのまま用いる。この電源回路は、出力電圧が、第１入力電位と第２入力電位の中点電位ＶＣに対して対称という特徴を備えている。実施例８によれば、実施例１で述べた理由と同じ理由により、４ライン同時選択法で駆動される液晶表示装置の低消費電力化が可能となる。
【０１３０】
なお、所望の電圧が５レベルの場合には、図３０において２倍昇圧回路４９と負方向２倍昇圧回路４５を省略する構成としても良い。
【０１３１】
〔実施例９〕
図３１に実施例９の電源回路のブロック図を示す。実施例９では、電源回路の出力電圧が、第１、第２入力電位Ｖｃｃ、ＧＮＤの中点電位に対して対称に形成される。また実施例９の電源回路は、２端子型非線形スイッチング素子を用いた液晶パネルを駆動する回路である。図５１で説明した電源回路が、Ｙドライバに加える電源電圧を揺さぶる方式であるのに対し、実施例９の電源回路は揺さぶらない定常電圧を出力する。図３２に、この電源回路を用いた時のパネル駆動波形の例を示す。
【０１３２】
まず図３２について先に説明する。ＶＳＨは正側の選択電圧であり、ＶＳＬは負側の選択電圧である。ＶＮＨはＶＳＨを選択した後の非選択電圧であり、ＶＮＬはＶＳＬを選択した後の非選択電圧である。各電圧にはＶＳＨ−ＶＮＨ＝ＶＮＬ−ＶＳＬなる関係、言い替えるとＶＮＨとＶＮＬとの中点電位がＶＳＨとＶＳＬとの中点電位に等しいという関係がある。横軸ｔは時間軸であり、１目盛りが１選択期間の長さｔ１Ｈに相当する。列電極駆動波形は、階調手段がパルス幅階調である場合の例である。図３２のように、列電極を駆動する電圧を行電極の非選択電圧と一致させることにより、電源回路の構成が著しく容易となる。
【０１３３】
次に図３１の回路について説明する。非選択電圧であり同時に列電極駆動電圧でもあるＶＮＨとＶＮＬには、ロジック駆動用電圧のＶｃｃとＧＮＤをそのまま用いる。負方向５倍昇圧回路５２は、Ｖｃｃを基準にＧＮＤを負方向へ５倍昇圧した電圧ＶＥＥを発生する。Ｖｃｃが５Ｖの時にはＶＥＥは−２０Ｖになる。昇圧回路６０は、ＶＮＨを基準としてＶＮＬ−ＶＳＬと同じ電圧差を昇圧して、ＶＳＨを発生する。以上で液晶パネルを駆動する電圧は形成できた。この構成の電源回路は、出力電圧が、第１、第２入力電位の中点電位に対して対称という特徴を備えている。
【０１３４】
上記構成の電源回路により２端子型非線形スイッチング素子を用いた液晶パネルを駆動すると、電源回路やＹドライバの動作電圧が揺さぶり電源方式の場合に比べ２倍近くまで高くなるが、それにもかかわらず液晶表示装置の消費電力を低減できる。その理由の一つは、Ｙドライバに加わっている電圧が静的であるため、揺さぶり電源方式で起こった問題点が生じないためである。即ち、Ｙドライバの全寄生容量が揺さぶられる電圧幅で充放電するという問題点、及び、揺さぶられるタイミングにおいてＹドライバ内でショート的に電流が流れるという問題点が、本実施例では生じない。高電圧が２倍近い電圧になっても、１選択期間におけるＹドライバの高電圧系の充放電電流やショート的な電流は、数百本ある出力の内の１本だけで起こるため、高電圧化による電流増はごくわずかである。もう一つの理由は、電源回路自体の消費電力が極めて小さいためである。これは、出力電圧を、効率の高いチャージ・ポンプ式の昇圧回路で生成していることによる。本実施例によれば、揺さぶり電源方式の約半分の消費電力で、２端子型非線形スイッチング素子を用いた液晶パネルを駆動することが可能となった。
【０１３５】
なお本実施例では、負方向５倍昇圧回路５２を用いるとして説明してきた。しかしながら、低電圧液晶を使用する場合は、負方向５倍昇圧回路５２を負方向４倍昇圧回路とすればよい。またＶｃｃを３．３Ｖに下げると共に、必要に応じて負方向５倍昇圧回路５２を負方向６倍昇圧回路としてもよい。また本実施例では、階調表示手段がパルス幅変調法によるとして説明したが、フレーム間引き法を用いても構わない。
【０１３６】
また、所望の電圧が５レベルの場合には、図３１においてＶＣＣ−ＧＮＤの間へ１／２倍降圧回路を追加して中央電位を発生してもよい。
【０１３７】
〔実施例１０〕
図３３に実施例１０の電源回路のブロック図を示す。実施例１０では、実施例９と異なり、第１、第２入力電位Ｖｃｃ、ＧＮＤと異なる電位であるＶＮＬを発生する。そして電源回路の出力電圧が、このＶＮＬと、Ｖｃｃ又はＧＮＤとの中点電位に対して対称に形成される。
【０１３８】
実施例１０では、非選択電圧であり列電極駆動電圧でもあるＶＮＨには、ロジック駆動用電圧のＶｃｃをそのまま用いる。負方向３／２倍昇圧回路６１は、Ｖｃｃを基準にＧＮＤを負方向へ３／２倍昇圧した電圧ＶＮＬを発生する。負方向３／２倍昇圧回路６１の構成例は、既に図１５（Ａ）、図１５（Ｂ）にて説明した通りである。負方向５倍昇圧回路６２は、Ｖｃｃを基準にＶＮＬを負方向へ５倍昇圧した電圧ＶＥＥを発生する。Ｖｃｃが３．３Ｖの場合は、Ｖｃｃ−ＶＮＬが４．９５Ｖ、ＶＮＬ−ＶＥＥが１９．８Ｖとなり、実施例９においてＶｃｃが５Ｖの場合とほぼ等しい出力電圧が得られる。昇圧回路７０は、ＶＮＨを基準としてＶＮＬ−ＶＳＬと同じ電圧差を正方向に昇圧して、ＶＳＨを発生する。以上で液晶パネルを駆動する電圧は形成できた。この電源回路は、第１、第２入力電位と異なる電位ＶＮＬをチャージ・ポンプ回路で発生し、出力電圧が、ＶｃｃとＶＮＬの中点電位に対して対称という特徴を備えている。以上の構成の実施例１０によれば、ロジック電圧を低電圧にできるため、２端子型非線形スイッチング素子を用いた液晶パネルを、実施例９よりも更に低消費電力で駆動できる。
【０１３９】
〔実施例１１〕
図３４に実施例１１の電源回路のブロック図を示す。図１に示す実施例１と異なるのは、実施例１１では、入力電源電圧が第３入力電位Ｖｅｅを含む点である。即ち、実施例１では単一電源構成（Ｖｃｃ、ＧＮＤ）であったのに対して、実施例１１では２電源構成（Ｖｅｅ、Ｖｃｃ、ＧＮＤ）となっている。
【０１４０】
負方向２倍昇圧回路７２は、第３入力電位Ｖｅｅを基準にＧＮＤを負方向に２倍昇圧した電圧ＶＬをチャージ・ポンプ動作により発生する。負方向２倍昇圧回路７３は、第１入力電位Ｖｃｃを基準にＧＮＤを負方向に２倍昇圧した電圧−Ｖ３を発生する。１／２降圧回路７４、７５は、Ｖｃｃ−ＧＮＤ間を２等分した電圧Ｖ２、ＧＮＤ−（−Ｖ３）間を２等分した電圧−Ｖ２を発生する。またＶ３にはＶｃｃをそのまま用い、ＶＣにはＧＮＤをそのまま用いる。以上の構成の電源回路により例えば４ライン同時選択法で必要な電圧を形成できる。なおチャージ・ポンプ方式の１／２降圧回路の構成については、既に図９にて説明した通りである。
【０１４１】
図３５に、１／２降圧回路７４、７５の代わりに、１／３降圧回路７６、７７を設けた場合のブロック図を示す。１／３降圧回路７６、７７は、各々、Ｖｃｃ−ＧＮＤ間を１／３ずつ分割した電圧Ｖ１、Ｖ２、ＧＮＤ−（−Ｖ３）間を１／３ずつ分割した電圧−Ｖ１、−Ｖ２を発生する。この電源回路により、例えば６ライン同時選択法で必要な電圧を形成できる。
【０１４２】
なお本実施例では、理解しやすいようにＧＮＤに対してＶｅｅとＶｃｃがともに正電位の場合を述べてきたが、ＶｅｅとＶｃｃがともに正電位である必要はなく、図３６に示すように、ＶｅｅとＶｃｃの一方あるいは両方がＧＮＤに対して負電位であってもよい。
【０１４３】
以上に説明した本実施例は、次のような構成上の特徴を有している。
【０１４４】
即ち本実施例では、入力電源電圧に含まれる高電位側の第１入力電位Ｖｃｃ、低電位側の第２入力電位ＧＮＤを、第１〜第Ｎ電位（Ｎ≧４）の中の第Ｇ電位Ｖ３、第Ｊ電位ＶＣとしてそのまま用いている。また第１、第２入力電位よりも高電位側又は低電位側の第３入力電位Ｖｅｅを、高電位側の第１電位ＶＨと低電位側の第Ｎ電位ＶＬのいずれかとして用いている。また所与のクロックに基づきチャージ・ポンプ動作を行い、第１、第Ｎ電位ＶＨ、ＶＬのいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路（負方向２倍昇圧回路７２）と、第Ｇ、第Ｊ電位よりも高電位側又は低電位側の第Ｆ電位（１＜Ｆ＜Ｎ）を直接に又は調整手段を介して供給するチャージ・ポンプ回路（負方向２倍昇圧回路７３）とを含んでいる。そして更に、第１〜第Ｎ電位の中の前記第１、第Ｆ、第Ｇ、第Ｊ、第Ｎ電位以外の電位を、所与のクロックに基づきチャージ・ポンプ動作するチャージ・ポンプ回路（１／２降圧回路７４、７５、１／３降圧回路７６、７７）により供給している。以上の構成によれば、出力能力をそれほど必要としない第１電位ＶＨ又は第Ｎ電位ＶＬは、出力能力は低いが高効率のチャージ・ポンプ回路で供給されると共に、第Ｇ電位Ｖ３、第Ｊ電位ＶＣは出力能力の高い入力電源電圧Ｖｃｃ、ＧＮＤに接続される。更にＶ２、−Ｖ２等の電圧はチャージ・ポンプ回路で供給される。これにより表示品質の維持と低消費電力化とを両立できる。なお本実施例の構成は、実施例１の（３）で説明した構成上の特徴、即ちＫ倍昇圧、及びＬ／Ｍ倍降圧等のチャージ・ポンプ回路が混在するという構成上の特徴も有している。
【０１４５】
次に本実施例の消費電力について説明する。電源回路より後段にある負荷回路のＶ３−ＶＣ系の消費電流をＩｃ、−Ｖ３−ＶＣ系の消費電流をＩｄとすれば、本実施例によれば、Ｉｃによる消費電力はＩｃ×Ｖｃｃとなる。また、負方向２倍昇圧回路７３を効率の良い昇圧回路とすることで、Ｉｄによる消費電力はほぼＩｄ×Ｖｃｃとなる。これに対し、図４９の電源回路では、Ｉｃによる消費電力はＩｃ×ＶＥＥであり、Ｉｄによる消費電力はＩｄ×ＶＥＥとなる。仮にＶｃｃ＝５Ｖ、ＶＥＥ＝２０Ｖとすると、図４９の電源回路の消費電力は（Ｉｃ＋Ｉｄ）×２０Ｖとなり、本実施例の消費電力は（Ｉｃ＋Ｉｄ）×５Ｖとなる。従って、消費電力を約１／４に低減できることになる。
【０１４６】
また以上は中間電圧にのみ注目して述べてきたが、ＶＨやＶＬでの消費電力についても同様のことが言える。すなわち電源回路より後段にある負荷回路のＶＨ−ＶＣ系の消費電流をＩａ、ＶＬ−ＶＣ系の消費電流をＩｂとすれば、ＩａとＩｂによる消費電力は図４９の電源回路では（Ｉａ＋Ｉｂ）×２０Ｖとなる。これに対して、本実施例では、負方向２倍昇圧回路７２を効率の良い昇圧回路とすることにより、消費電力はほぼ（Ｉａ＋Ｉｂ）×１０Ｖとなり、約半減できる。以上の説明からわかるように、本実施例は、負荷回路が中心電圧を必要とし、大部分の消費電流がその中心電圧と他の電圧との間で流れる場合に、大幅な低消費電力化が可能となる。
【０１４７】
なお実施例１１では、実施例１と同様に、パルス状のクロックであるＬＰによりクロックを生成してチャージ・ポンプ動作を行うことができる。また実施例１１でも、実施例２で説明したような種々の構成のチャージ・ポンプ回路を採用できる。また実施例３〜実施例６で説明したような種々の手法を採用して低消費電力化を図ることもできる。更に図３４、図３５では、出力電圧は、ＧＮＤに対して対称となっているが、Ｖｃｃに対して対称、ＶｃｃとＧＮＤの中点電圧に対して対称、所与の発生電圧とＶｃｃ又はＧＮＤとの中点電圧に対して対称に出力電圧を形成することも可能である。また図３４では、７レベルの電圧を得るために１／２降圧回路７４、７５を設けたが、所望の電圧が５レベルの場合には、１／２降圧回路７４、７５を省略すればよい。更に１／２降圧、１／３降圧等をオペアンプを用いて行う場合には、図２に示すような構成とすればよい。
【０１４８】
〔実施例１２〕
実施例１２は、入力電源電圧の供給停止、所与のクロックの供給停止あるいは表示オフ制御信号の入力の少なくとも１つがなされた場合に、第１、第Ｎ電位の少なくとも一方により電圧が供給される回路部分の残留電荷を放電させる実施例である。
【０１４９】
図３７に、入力電源電圧の供給停止あるいはクロックの供給停止が行われた場合に、ＶＨ、ＶＬ系の残留電荷を放電させる回路例を示す。図３７において信号／ＡとＡは互いに逆相のクロック信号である。またＴｒｐ８とＴｒｐ９はＰＭＯＳトランジスタであり、クロックが供給されている間は、トランジスタの一方がオンし他方がオフするという動作を繰り返している。Ｔｒｐ８がオンすると、コンデンサＣｃ１が電圧Ｖｃｃで充電され、ＴｒＰ９がオンするとＣｃ１の電荷がＣｃ２に移る。Ｃｃ２と抵抗Ｒｃによる時定数をクロック信号の周期よりも充分に大きく設定すれば、バッファＢｕｆの入力は、電圧Ｖｃｃにほぼ近いレベルとなる。クロックが停止すればどちらか一方のトランジスタが必ずオフとなるため、Ｂｕｆの入力は、ＲｃによりＧＮＤレベルとなり、Ｂｕｆの出力もＧＮＤレベルとなる。電圧Ｖｃｃの供給が停止した場合にもＢｕｆの入力及び出力はＧＮＤレベルとなる。
【０１５０】
Ｔｒｎ５、Ｔｒｎ６はＮＭＯＳトランジスタ、Ｔｒｐ５、Ｔｒｐ６、Ｔｒｐ７はＰＭＯＳトランジスタである。Ｒａ１、Ｒａ２、Ｒｂ１は数ＭΩ程度の抵抗であり、各々、Ｔｒｎ５やＴｒＰ５のオン時の抵抗よりも大きな抵抗値に設定されている。従って、これらのトランジスタがオンしている時でもこれらの抵抗を通って流れる消費電流は小さい。電圧Ｖｃｃが供給され、クロックが供給されている時はＢｕｆの出力がＶｃｃレベルであるためＴｒｎ５がオンする。Ｔｒｎ５がオンすると、Ｔｒｐ７のゲートはロウ側となってＴｒｐ７がオンし、ＶＨには電圧Ｖｅｅが供給される。またＴｒｎ６のゲートがＧＮＤレベルになってＴｒｎ６はオフする。電圧−Ｖ３は、電圧Ｖｃｃの反転出力であり（図１、図３４参照）、電圧Ｖｃｃが供給されてクロックが動作している時はほぼ−Ｖｃｃのレベルとなっている。これにより、Ｔｒｐ５がオンしＴｒｐ６はオフする。
【０１５１】
電圧Ｖｃｃの供給が停止するかクロックの供給が停止すると、Ｂｕｆの出力及び電圧−Ｖ３はＧＮＤレベルとなり、Ｔｒｎ５もＴｒｐ５もオフする。Ｔｒｎ５がオフすると、Ｔｒｐ７のゲートはＶｅｅレベルとなり、Ｔｒｐ７がオフし、ＶｅｅからＶＨへの供給が遮断される。またＴｒｎ６のゲートもＶｅｅレベルとなってオンし、ＶＨ系に残存していた電荷が１０ＫΩ程度の抵抗Ｒａ３を通してＧＮＤに放電される。またＴｒｐ５がオフすると、Ｔｒｐ６のゲートがロウ側となってＴｒｐ６がオンし、ＶＬ系に残存していた電荷が１０ＫΩ程度の抵抗Ｒｂ２を通してＧＮＤに放電される。
【０１５２】
以上のように、本実施例によれば、電圧Ｖｃｃまたはクロックの供給が停止した場合に、電圧Ｖｅｅの供給を遮断するとともに、電圧ＶＨ、ＶＬにより電圧が供給される回路部分の残留電荷を放電させることを、消費電力をほとんど増加させることなく実現できる。これにより、上記回路部分に、直流の高電圧が印加され続けるという異常事態を防止できる。
【０１５３】
図３８に、表示オン／オフ信号によりＶＨ、ＶＬ系の電荷を放出させる回路例を示す。図３７との主な相違は、Ｔｒｎ５のゲートに信号Ｄｏｎを入力している点である。信号Ｄｏｎは液晶表示装置の表示オン／オフを制御する信号で、表示オン時はハイレベル（Ｖｃｃ）、表示オフ時はロウレベル（ＧＮＤ）となる信号である。Ｄｏｎがハイレベルの時はＴｒｎ５がオンし、これによりＴｒｐ７のゲートがロウ側となりＴｒｐ７がオンする。これにより、ＶＨに電圧Ｖｅｅが供給される。
【０１５４】
一方、Ｄｏｎがロウレベルの時はＴｒｎ５がオフし、これによりＴｒｐ７のゲートがＶｅｅと同レベルとなりＴｒｐ７がオフする。これにより、ＶＨへの電圧Ｖｅｅの供給が遮断される。同時にＴｒｎ６のゲートもＶｅｅと同レベルとなりＴｒｎ６がオンする。これによりＶＨ系に残留している電荷が放電する。
【０１５５】
以上のように表示オン／オフ制御信号を本実施例の電源回路に入力することにより、消費電流を増加させることなく液晶表示装置の表示オン／オフを容易に制御できる。なお、上記のように直接Ｔｒｎ５のゲートに信号Ｄｏｎを入力する方法ではなく、Ｄｏｎがロウの時にクロックを停止する回路を追加する方法によって、ＶＨ系の残留電荷を放電させ、液晶表示装置を表示オフ状態にしてもよい。また図４に示すようにＤＦのリセット端子を制御してクロックを停止し、チャージ・ポンプ回路の動作を停止させることで液晶表示装置を表示オフ状態にしてもよい。
【０１５６】
図３９（Ａ）、図３９（Ｂ）に、入力電源がオフした場合に、ＶＨ、ＶＬ系の電荷を放電させる回路例を示す。例えば図３９（Ａ）において入力電源がオフしＶｃｃ＝ＧＮＤとなると、Ｔｒｎ１０がオフしＴｒｎ１１のゲートがハイ側になる。これによりＴｒｎ１１がオンし、ＶＨ系の電荷がＧＮＤに放電される。また図３９（Ｂ）では、Ｖｃｃ＝ＧＮＤになると、Ｔｒｐ１０がオフしＴｒｐ１１のゲートがロウ側となる。これによりＴｒｐ１１がオンし、ＶＬ系の電荷がＶｃｃに放電される。
【０１５７】
図４０（Ａ）、図４０（Ｂ）に、入力電源がオフした場合及び表示オフ信号が入力された場合に、ＶＨ、ＶＬ系の電荷を放電させる回路例を示す。Ｄｏｆｆは表示オフの時にハイレベル（＝Ｖｃｃ）になる信号である。Ｄｏｆｆがハイレベルになるとその反転信号である／Ｄｏｆｆはローレベル（＝ＧＮＤ）となり、これによりＴｒｎ１０がオフしＴｒｎ１１のゲートがハイ側になる。これによりＴｒｎ１１がオンし、ＶＨ系の電荷がＧＮＤに放電される。また図４０（Ｂ）では、Ｄｏｆｆがハイレベルになると、Ｔｒｐ１０がオフしＴｒｐ１１のゲートがロウ側となる。これによりＴｒｐ１１がオンし、ＶＬ系の電荷がＶｃｃに放電される。
【０１５８】
〔実施例１３〕
図４１に、実施例１〜実施例１２で説明した電源回路を含む液晶表示装置の構成例を示す。この液晶表示装置は、複数のデータ線電極と複数の走査線電極により駆動される液晶層を含む液晶パネル８８と、電源回路９１と、電源回路９１により供給される電圧に基づいてデータ線電極を駆動するＸドライバＩＣ（データ線ドライバ）９０と、電源回路により供給される電圧に基づいて走査線電極を駆動するＹドライバＩＣ（走査線ドライバ）８９とを含む。
【０１５９】
ＶＣＣ−ＧＮＤはドライバＩＣのロジック部駆動用電源入力であり、ＶＥＥ−ＧＮＤは選択電圧を形成するための高電圧電源入力である。電源回路が図１のような構成の場合にはＶＥＥは必要ない。ＬＰはＸドライバＩＣ用のラッチパルスであり、通常は、シフト・レジスタを含むＹドライバＩＣ用のシフトクロックにも兼用される。その他のタイミング信号やデータ信号は図を見やすくするために記載を省略してある。
【０１６０】
図４２に、図４１の回路で液晶パネルを駆動した時の駆動電圧波形の例を示す。この駆動波形は特公昭５７−５７７１８の請求項１に記載された駆動方法において、Ｖ１１１＝Ｖ１２２と設定した場合に駆動波形に相当する。ここに、ＶＨとＶＬは選択される走査線電極に加える電圧であり、ＶＣ（ＶＭ）は非選択の走査線電極に加える電圧である。また、Ｖｘ０とＶｘ１は表示データのオン／オフに従ってＸ電極に加える電圧である。Ｍは液晶を交流駆動するための制御信号で、信号Ｍのハイ／ロウにより液晶パネルに加える電圧の極性が反転される。ｔ１Ｈは１本の走査線電極が選択される時間の長さを示している。
【０１６１】
この駆動方法に必要な電圧は、実施例１〜実施例１２で説明した電源回路により形成できる。例えば、非選択レベルのＶＣ、選択レベルのＶＨ及びＶＬには、電源回路９１の出力ＶＣ、ＶＨ、ＶＬを用いる。またＸ電極を駆動する電圧のＶｘ０にはＶ２を用い、Ｖｘ１には−Ｖ２を用いればよい。例えばデューティが１／２４０の場合にはＶＨは通常２０Ｖ程度であり、Ｖ２はロジック電圧３．３Ｖの約１／２の１．６Ｖ程度である。従ってＶ２には、ロジック電圧を１／２に降圧した電圧を利用することもできる。
【０１６２】
ＸドライバＩＣ９０のロジック電圧はＶＣＣ−ＧＮＤをそのまま用いればよい。ＹドライバＩＣ８９のロジック電圧としては、ＴＦＴパネル用のゲート線ドライバＩＣのようにドライバ出力電圧の中間でよい場合は、ＶＣＣ−ＧＮＤをそのまま用いればよい。しかしながら、例えばＳＴＮパネル用の通常のドライバＩＣのように、ロジック電圧の低レベルがＶＬに一致している場合には、ＹドライバＩＣ８９用のロジック電圧ＶＤＤを別に形成する必要がある。図４３はこの場合に用いるＹドライバ用ロジック電圧発生回路の例であって、図２４のＨに示す部分と基本的に同様の動作をする。すなわちＢは、図５に示した信号であり、ＶＣＣ−ＧＮＤを電源として駆動される信号である。またＣｓ１とＣｓ２は容量が４７０ｐＦ程度のカップリング・コンデンサ、Ｄ１とＤ２はダイオード、Ｂｕｆ１とＢｕｆ２はバッファ、Ｒｆ１とＲｆ２は１ＫΩ程度の抵抗である。Ｂｕｆ１とＲｆ１で１つのホールド回路を形成しており、Ｂｕｆ２とＲｆ２で別のホールド回路を形成している。図３７のような接続にして、バッファの負側電源端子をＶＬに接続すれば、バッファの正側電源端子にはＶＬよりもＶＣＣだけ高い電圧ＶＤＤｙが発生する。従って、このＶＤＤｙをＹドライバＩＣ８９用のロジック用電源とすればよい。ＹドライバＩＣ８９の動作周波数はＸドライバＩＣ９０の１／８０程度であり、ＹドライバＩＣ８９のロジック部の消費電流は極めて小さい。従って、上記のような簡易な手法で形成した電源電圧で充分に駆動が可能である。また、図４３の回路は、信号ＬＰをレベルシフトしてＹドライバ用シフトクロックＹＳＣＬを形成する機能も有している。なお、バッファの電源端子間には０．１μＦ程度の平滑コンデンサＣｘを入れておくことが好ましい。
【０１６３】
以上はＶＣＣが３．３Ｖとして説明した。しかしながら、ＶＣＣが５Ｖの場合は、オペアンプ等を用いてＶＣＣをより低い電圧に変換し、電源回路９１やＹドライバＩＣ８９、ＸドライバＩＣ９０の駆動を行った方が、低消費電力化のためには好ましい。また、ＶＣＣが１．５Ｖ程度の場合にはこのＶＣＣをそのままＶｘ０として用い、ＶＣＣの反転昇圧電圧（負方向２倍昇圧電圧）をＶｘ１として用いればよい。
【０１６４】
以上の構成の液晶表示装置では、その電源回路自体が低消費電力である。更に、パネル電流の大部分を占める充放電電流、即ちＸ電極と非選択状態のＹ電極との間で流れる充放電電流が、高電圧系から供給されるのではなく、より低いロジック部駆動電圧系から供給される。従って、パネル電流による消費電力も大幅に低減され、全体として消費電力を著しく小さくできる。
【０１６５】
〔実施例１４〕
図４４（Ａ）に液晶表示装置の他の構成例を示す。基本的には実施例１３と同様の構成であるため、実施例１３と異なる部分についてのみ説明する。本実施例はＹ電極を２ライン同時選択法で駆動する場合の例である。
【０１６６】
この駆動方法の場合に液晶パネルに加えることが必要な電圧を図４４（Ｂ）に示す。Ｙ電極の駆動には、実施例１３と同様に、非選択レベルであるＶＣ（ＶＭ）と選択レベルであるＶＨおよびＶＬが必要である。ここでＶＨとＶＬとはＶＣを中心として互いに対称な関係にある。Ｘ電極の駆動には、Ｖｘ０〜Ｖｘ２の３レベルの電圧が必要である。Ｖｘ１はＶＣと同電位であり、Ｖｘ０とＶｘ２とはＶｘ１を中心として互いに対称な関係にある。例えば１フレーム周期内に走査するＹ電極の数が２４０本程度で、かつ、Ｖｔｈ（スレッショールド電圧）が実効値で２Ｖ程度の通常液晶を使用する場合は、ＶＣを０ＶとするとＶＨは約１６Ｖ、Ｖｘ０は約２Ｖとなる。つまり実施例１３と異なる点は、Ｘ電極の駆動電圧として中心電位が追加される点と、ＶＨが若干下がりＶｘ０が若干上がる点だけである。本実施例の電源回路はこうした対称な関係にある電圧を低消費電力で発生するのに適している。
【０１６７】
ＶＣＣが３．３Ｖの場合には、Ｖｔｈが実効値で１．６Ｖ程度の低電圧液晶を使用すればよい。またＶＣＣが１．５Ｖ程度の場合には、やはり低電圧液晶を使用し、このＶＣＣをそのままＶｘ０として用いればよい。
【０１６８】
本実施例の液晶表示装置は、電源回路自体が低消費電力であるとともに、実施例１３で述べた理由と同じ理由でパネル電流による消費電力も大幅に低減される。また駆動に必要となる最大電圧も実施例１３より低くて済み、更なる低消費電力化を図れる。また図４９の比較例では、Ｘドライバのロジック部等での消費電流をＩＸＤとすると、これによる消費電力はＩＸＤ×ＶＥＥであった。これに対して本実施例では、消費電力はＩＸＤ×ＶＣＣで済み、比較例に比べ大幅な低消費電力化を図れる。
【０１６９】
〔実施例１５〕
図４５（Ａ）に液晶表示装置の他の構成例を示す。本実施例はＹ電極を４ライン同時選択法で駆動する場合の例である。
【０１７０】
この駆動方法の場合に液晶パネルに加えることが必要な電圧を図４５（Ｂ）に示す。Ｙ電極の駆動には非選択レベルであるＶＣと選択レベルであるＶＨおよびＶＬが必要で、ＶＨとＶＬとはＶＣを中心として互いに対称な関係にある。Ｘ電極の駆動には、Ｖｘ０〜Ｖｘ４の５レベルの電圧が必要で、Ｖｘ２はＶＣと同電位である。Ｖｘ０とＶｘ４およびＶｘ１とＶｘ３はＶｘ２を中心として互いに対称な関係にあり、Ｖｘ０−Ｖｘ１＝Ｖｘ１−Ｖｘ２＝Ｖｘ２−Ｖｘ３＝Ｖｘ３−Ｖｘ４を満足する。例えば１フレーム周期内に走査するＹ電極の数が２４０本程度で、かつ、Ｖｔｈが実効値で２Ｖ程度の通常液晶を使用する場合は、ＶＣの電圧を０ＶとするとＶＨは約１１．３Ｖ、Ｖｘ０は約２．９Ｖとなる。つまり実施例１４と異なる点は、Ｘ電極の駆動電圧として中心電位に対して互いに対称な２レベルの電圧が追加される点と、ＶＨが若干下がりＶｘ０が若干上がる点だけである。
【０１７１】
特に、ＶＣＣが３．３Ｖの場合はＶＣＣとＶｘ０が比較的近いレベルであるため、図４５（Ａ）に示すようにＶＣＣをそのままＶｘ０としても用いることが可能である。この場合はＶｔｈがやや高い液晶を使うか、ＶＥＥをやや低く設定するかすれば、コントラスト調整も容易にできる。
【０１７２】
〔実施例１６〕
図４６（Ａ）に液晶表示装置の他の構成例を示す。本実施例はＹ電極を６ライン同時選択法で駆動する場合の例である。
【０１７３】
この駆動方法の場合に液晶パネルに加えることが必要な電圧を図４６（Ｂ）に示す。Ｙ電極の駆動には、非選択レベルであるＶＣと選択レベルであるＶＨおよびＶＬが必要で、ＶＨとＶＬとはＶＣを中心として互いに対称な関係にある。Ｘ電極の駆動には、Ｖｘ０〜Ｖｘ６の７レベルの電圧が必要で、Ｖｘ３はＶＣと同電位であり、かつ、Ｖｘ０〜Ｖｘ６はＶｘ０−Ｖｘ１＝Ｖｘ１−Ｖｘ２＝Ｖｘ２−Ｖｘ３＝Ｖｘ３−Ｖｘ４＝Ｖｘ４−Ｖｘ５＝Ｖｘ５−Ｖｘ６を満足する。例えば１フレーム周期内に走査するＹ電極の数が２４０本程度で、かつ、Ｖｔｈが実効値で２Ｖ程度の通常液晶を使用する場合は、ＶＣの電圧を０ＶとするとＶＨは約９．２Ｖ、Ｖｘ０は約３．６Ｖである。つまり、実施例１５と異なる点はＸ電極の駆動電圧として中心電位に対して互いに対称な２レベルの電圧が追加される点と、ＶＨが若干下がりＶｘ０が若干上がる点だけである。
【０１７４】
特にＶＣＣが３．３Ｖの場合は、ＶＣＣとＶｘ０が比較的近いレベルであるため、図４６（Ａ）に示すようにＶＣＣをそのままＶｘ０としても用いることが可能である。この場合はＶｔｈがやや低い液晶を使うか、ＶＥＥをやや高く設定するかすれば、コントラスト調整も容易にできる。
【０１７５】
以下に同時に選択するＹ電極の数がどの程度までが実用的かを述べる。例えば１フレーム周期内に走査するＹ電極の数が２４０本程度の場合は同時選択するライン数が１５本〜１６本の時に、Ｙ電極の駆動に必要な最大電圧幅と、Ｘ電極の駆動に必要な最大電圧幅とが等しくなる。Ｖｔｈが実効値で２Ｖ程度の通常液晶を使用する場合には、この電圧は６Ｖ弱となる。つまり、同時選択ライン数が１６本以下の範囲では同時に選択するＹ電極の数が多い駆動方法ほど必要となる最大電圧が低くて済み、その点では消費電力の低減に有利であることになる。但し、逆に、駆動に必要な電圧のレベル数が増加して電源回路が複雑化するとともに、ＸドライバＩＣもコスト高になるので、同時選択するライン数は８本以下が実用的であると言うことができる。
【０１７６】
以上述べた実施例１３〜実施例１６では、例えば図４６（Ａ）に示すように、第１、第２入力電位ＶＣＣ、ＧＮＤを、Ｖ３、Ｖ２、Ｖ１、ＶＣ、−Ｖ１、−Ｖ２、−Ｖ３（第１〜第Ｎ電位）のいずれかとして使用すると共に、ドライバＩＣのロジック部の電源電圧としても使用している。電源回路９１で使用する入力電源電圧（ＶＥＥ、ＶＣＣ、ＧＮＤ又はＶＣＣ、ＧＮＤ）の他に、ドライバＩＣのロジック部を駆動するための別の電源電圧を用意する方が、液晶パネルを最適電圧で駆動する点では好ましい。しかしながら入力電源電圧の数が増えることは、液晶表示装置の使用者にとっては好ましくない。実施例１３〜実施例１６で説明したように、ＶＣＣ、ＧＮＤをＶ３、Ｖ２〜−Ｖ２、−Ｖ３のいずれかとして使用すると共に、ドライバＩＣのロジック部の電源電圧として使用しても、若干最適電圧からずれた電圧による駆動となるが、実用的には問題無い画質の表示が可能である。従って、実施例１３〜実施例１６のようにして、入力電源電圧の数の増加を抑える方が、より実用的となる。
【０１７７】
なお、Ｖ３、Ｖ２〜−Ｖ２、−Ｖ３の中にＶＣＣ、ＧＮＤに一致するものがない場合には、図３３で説明したように、チャージ・ポンプ動作によりＶＣＣ、ＧＮＤと異なる電圧を発生し、この発生電圧をＶ３、Ｖ２〜−Ｖ２、−Ｖ３のいずれかとして用いればよい。
【０１７８】
また図４１等に示すように、実施例１３〜実施例１６では、電源回路９１に入力するパルス状クロックとして、Ｘドライバ用ラッチパルス信号ＬＰ又はＹドライバ用シフトクロックＹＳＣＬを使用している。電源回路９１のクロックを形成する信号は、周期的なパルス状クロックであることが好ましい理由は、実施例２において既に述べた通りである。通常、Ｘドライバ用ラッチパルス信号は周期が３０μｓ〜１００μｓ程度、パルス幅が１００ｎｓ〜３００ｎｓ程度の周期的なパルス状クロック信号であるため、電源回路９１のパルス状クロックとして問題無く利用できる。Ｙドライバ用シフトクロックがＸドライバ用ラッチパルスとは別に入力される液晶表示装置もあるが、この場合のＹドライバ用シフトクロックもＸドライバ用ラッチパルスと同様の周期的なパルス状クロック信号であるため、こちらのクロックを用いても問題無い。液晶表示装置に入力されるタイミング信号の中では、これらの信号が最も適切である。液晶表示装置の消費電流の大部分が１水平走査期間の切りかわりごとに流れる電流であるため、その電流を供給するチャージ・ポンプ回路を、１水平走査期間毎のパルス状クロックであるＸドライバ用ラッチパルスやＹドライバ用シフトクロックに同期して動作させることは、理にかなっている。これより周期が長いクロック信号では昇圧能力不足となる。一方、これより周期が短いパルス状クロック信号は、昇圧能力を確保する上では好ましいが、こうした信号は液晶表示装置には入力されていないため別途作り出すことが必要となり、これは回路の大規模化につながる。
【０１７９】
〔実施例１７〕
図４７に、本発明の液晶表示装置を電子機器に搭載した例を示す。μＰＵ（マイクロマイクロ・プロセッサ・ユニット）１１２は、電子機器全体を制御するものであり、ＬＣＤコントローラ１１３は、液晶表示装置１１５に必要なタイミング信号や表示データを送り出すものである。またメモリ（ＶＲＡＭ）１１４は、表示データを格納するものであり、電池１１６は、電子機器の電源である。ＤＣ／ＤＣコンバータ１１７は、電池１１６の電圧から液晶表示装置１１５に必要な高電圧を発生するものである。ＤＣ／ＤＣコンバータ１１７は液晶表示装置に内蔵させてもよく、内蔵させる場合は本発明のようにチャージ・ポンプ方式のＤＣ−ＤＣコンバータを用いることが望ましい。このような電子機器に、本発明の液晶表示装置を用いることによって、電子機器の消費電力を大幅に低減できる。
【０１８０】
なお、本発明は上記実施例１〜実施例１７に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１８１】
例えばパルス状クロックを使用する手法、昇圧倍率を変更する手法、チャージ・ポンプを１水平期間毎に行う手法等は、図１、図３４等に示す構成の電源回路に限らず、少なくとも第１〜第Ｎ電位を供給するチャージ・ポンプ回路を含む電源回路であれば、種々ものに適用できる。
【０１８２】
またチャージ・ポンプ回路の構成も図６〜図２４に示したものに限られるものではない。
【０１８３】
また上記実施例では、ラッチパルスＬＰを使用したチャージ・ポンプ回路を例にとり説明したが、ＬＰを用いない場合にはディレイ回路等を用いてノンオーバラップのクロックを生成すればよい。
【図面の簡単な説明】
【図１】実施例１に係る電源回路のブロック図である。
【図２】Ｖ２、−Ｖ２の生成にオペアンプを用いた場合のブロック図である。
【図３】コントラスト調整回路の一例を示す回路図である。
【図４】クロック形成回路の一例を示す回路図である。
【図５】クロック形成回路の動作を説明するためのタイミングチャートである。
【図６】チャージ・ポンプ回路の基本概念図である。
【図７】２倍昇圧用チャージ・ポンプ回路の概念図である。
【図８】負方向２倍昇圧用チャージ・ポンプ回路の概念図である。
【図９】１／２降圧用チャージ・ポンプ回路の概念図である。
【図１０】負方向６倍昇圧用チャージ・ポンプ回路の概念図である。
【図１１】図１１（Ａ）、図１１（Ｂ）は、図１０の回路の動作を説明するための図である。
【図１２】負方向６倍昇圧用チャージ・ポンプ回路の他の例の概念図である。
【図１３】図１３（Ａ）、図１３（Ｂ）は、図１２の回路の動作を説明するための図である。
【図１４】図１４（Ａ）、図１４（Ｂ）は、３／２倍昇圧用チャージ・ポンプ回路の概念図である。
【図１５】図１５（Ａ）、図１５（Ｂ）は、負方向３／２倍昇圧用チャージ・ポンプ回路の概念図である。
【図１６】図１６（Ａ）、図１６（Ｂ）は、２／３倍降圧用チャージ・ポンプ回路の概念図である。
【図１７】図１７（Ａ）、図１７（Ｂ）は、負方向２／３倍降圧用チャージ・ポンプ回路の概念図である。
【図１８】負方向２倍昇圧回路の具体例を示す回路図である。
【図１９】図１８の回路の動作を説明するための図である。
【図２０】図２０（Ａ）、図２０（Ｂ）は、レベルシフト手段の一例を示す回路図である。
【図２１】ダイオードを用いたチャージ・ポンプ回路の一例を示す回路図である。
【図２２】図２１の回路の動作を説明するための図である。
【図２３】図２１の回路の応用例を示す回路図である。
【図２４】ポンピング・コンデンサを２つ設けたチャージ・ポンプ回路の例を示す回路図である。
【図２５】図２５（Ａ）、図２５（Ｂ）、図２５（Ｃ）は、水平走査期間毎にチャージ・ポンプ動作を行う手法について説明するための図である。
【図２６】昇圧、降圧の倍率変更部を設けたチャージ・ポンプ回路の例を示す回路図である。
【図２７】昇圧、降圧の倍率変更部を設けたチャージ・ポンプ回路の他の例を示す回路図である。
【図２８】図２８（Ａ）、図２８（Ｂ）は、電源投入後の所与の期間、高電圧の供給を停止させる例を示す回路図である。
【図２９】実施例７に係る電源回路のブロック図である。
【図３０】実施例８に係る電源回路のブロック図である。
【図３１】実施例９に係る電源回路のブロック図である。
【図３２】パネル駆動波形の例を示す図である。
【図３３】実施例１０に係る電源回路のブロック図である。
【図３４】実施例１１に係る電源回路のブロック図である。
【図３５】実施例１１に係る電源回路の他の例を示すブロック図である。
【図３６】入力電源電圧の電位関係を説明するための図である。
【図３７】ＶＨ、ＶＬ系の残留電荷を放電させる例を示す回路図である。
【図３８】ＶＨ、ＶＬ系の残留電荷を放電させる他の例を示す回路図である。
【図３９】図３９（Ａ）、図３９（Ｂ）は、ＶＨ、ＶＬ系の残留電荷を放電させる他の例を示す回路図である。
【図４０】図４０（Ａ）、図４０（Ｂ）は、ＶＨ、ＶＬ系の残留電荷を放電させる他の例を示す回路図である。
【図４１】実施例１３に係る液晶表示装置の一例を示すブロック図である。
【図４２】図４１の液晶表示装置の駆動波形を説明するための図である。
【図４３】レベルシフト手段の一例を示す回路図である。
【図４４】図４４（Ａ）は、実施例１４に係る液晶表示装置の一例を示すブロック図であり、図４４（Ｂ）は、駆動電圧の電位関係を説明するための図である。
【図４５】図４５（Ａ）は、実施例１５に係る液晶表示装置の一例を示すブロック図であり、図４５（Ｂ）は、駆動電圧の電位関係を説明するための図である。
【図４６】図４６（Ａ）は、実施例１６に係る液晶表示装置の一例を示すブロック図であり、図４６（Ｂ）は、駆動電圧の電位関係を説明するための図である。
【図４７】実施例１７に係る電子機器の一例を示すブロック図である。
【図４８】第１の背景例の電源回路の一例を示す回路図である。
【図４９】第２の背景例の電源回路の一例を示す回路図である。
【図５０】第３の背景例の電源回路を説明するためのパネル駆動波形の一例を示す図である。
【図５１】第３の背景例の電源回路の一例を示す回路図である。
【符号の説明】
ＬＰ ラッチパルス
Ｖｃｃ 第１入力電位
ＧＮＤ 第２入力電位
ＶＨ 第１電位
Ｖ３ 第Ｇ電位
ＶＣ 第Ｊ電位
ＶＬ 第Ｎ電位
１ クロック形成回路
２ 負方向６倍昇圧回路
３ コントラスト調整回路
４ ２倍昇圧回路
５ 負方向２倍昇圧回路
６ １／２降圧回路
７ １／２降圧回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power supply circuit, a liquid crystal display device including the power supply circuit, and an electronic apparatus including the liquid crystal display device.
[0002]
[Background Art and Problems to be Solved by the Invention]
As a first background art, a power supply circuit used for a one-line line sequential driving liquid crystal display device will be described with reference to FIG. This figure is basically the same as FIG. 3 of JP-A-2-150819. Here, V0 to V5 have a relationship of VD = V0−V1 = V1−V2 = V3−V4 = V4−V5. For example, when the duty is 1/240, VD is about 1.6V.
[0003]
The voltage input from the outside to the liquid crystal display device is VCC for the logic part of the driver IC and GND for generating the liquid crystal panel drive voltage using GND as a reference potential. VEE is considerably higher than VCC. For example, in the case of 1/240 duty, it is about 20V to 25V. Among V0 to V5, VEE is used as it is for V0, and GND is used as it is for V5. As the remaining V1 to V4, a voltage obtained by dividing the voltage between VEE and GND by resistors R1 to R5 and subjected to low impedance conversion by operational amplifiers OP1 to OP4 is used. OP1 to OP4 operate with a VEE voltage, and VCC is not directly involved in forming the panel drive voltage itself.
[0004]
Hereinafter, the scanning line side is represented by Y and the data line side is represented by X, and power consumption will be described. For example, a scanning line electrode of the panel is represented as a Y electrode, a driver IC that drives the Y electrode is represented as a Y driver, a data line electrode of the panel is represented as an X electrode, and a driver IC that drives the X electrode is represented as an X driver. The voltage applied to the non-selected Y electrode is V1 or V4. When the unselected Y electrode is V1, the voltage applied to the X electrode is V0 or V2, and when the unselected Y electrode is V4, the voltage applied to the X electrode is V3 or V5.
[0005]
In the case of 1/240 duty, the Y electrode in the selected state is only one line, while the remaining 239 lines are all in the non-selected state. Therefore, the charge / discharge current flowing between the X electrode and the selected Y electrode is considerably smaller than the charge / discharge current flowing between the X electrode and the non-selected Y electrode. That is, the current consumption of the liquid crystal panel itself is mostly charge / discharge current flowing between the X electrode and the non-selected Y electrode. Therefore, only the charge / discharge current flowing between the X electrode and the non-selected Y electrode is noted here.
[0006]
For example, consider a case where the voltage of the X electrode changes from V0 to V2 when the voltage of the non-selected Y electrode is V1. At this time, assuming that the capacitance of the liquid crystal layer between the XY electrodes is Cpn, the charge of Cpn × (V0−V1) flows out of V0 and flows into V1 when the voltage of the X electrode changes from V0 to V1. (See D in FIG. 48). Next, when the voltage of the X electrode changes from V1 to V2, the charge of Cpn × (V1−V2) flows out of V1 and flows into V2 (see E). Here, since V0−V1 = V1−V2, the charge flowing into V1 is equal to the charge flowing out from V1. Therefore, the flow of charge into and out of V1 is deducted to zero, and as a result, the charge of Cpn × (V0−V2) flows out of V0 and flows into V2 (see F). This electric charge finally flows into the GND through the operational amplifier OP2 (see G). However, this charge does not work effectively in the path that travels through OP2 and reaches GND, but merely generates heat loss and heats OP2. If the charging / discharging current of the panel in this case is Ipn and GND = 0V, the power consumption by this Ipn is Ipn × VEE. As is apparent from G in FIG. 48, the effective utilization rate of this Ipn is (V0−V2) / VEE. In the case of 1/240 duty, V0-V2 is about 2 × 1.6V, whereas VEE is 20V to 25V, so the effective utilization rate is 16% or less.
[0007]
As a second background art, a description will be given of a power supply circuit used in a four-line simultaneous selection driving liquid crystal display device. The basic concept of a driving method (MLS driving) for simultaneously selecting a plurality of Y electrodes (row electrodes) is described in Reference 1 (A GENERALIZED ADDRESSING TECHNIQUE FOR RMS RESPONDING MATRIX LCDS. 1988 INTERNAL DISPLAY RESEARCH CON. Or USP 5,262,881. When the response of the liquid crystal is made faster by simple one line line sequential driving, a decrease in contrast becomes a problem. However, MLS driving can solve this problem.
[0008]
When the L line (L is a positive integer of 2 or more) is simultaneously selected by MLS driving, the Y electrode needs a potential of VM and a total of three levels of VH and VL having the VM as a midpoint potential. Here, VM is used as a non-selection potential, and VH and VL are used as selection potentials. The X electrode requires a potential of (L + 1) level centered on VM. As L increases, the voltage width VH-HL for driving the Y electrode decreases, and conversely, a large voltage width is required for driving the X electrode.
[0009]
FIG. 49 shows an example of a power supply circuit conceivable when the 4-line simultaneous selection method is used. The voltages required for driving the panel are VH and VL that are the selection voltages of the Y electrode, VM that is the non-selection voltage of the Y electrode, and Vx0 to Vx4 that are the drive voltages of the X electrode. VM is the central potential of the voltage applied to the panel, and the relationship of VH-VM = VM-VL, Vx0-Vx1 = Vx1-Vx2 = Vx2-Vx3 = Vx3-Vx4 is established. Further, the central potential Vx2 on the X electrode side is the same potential as VM. For example, in a panel corresponding to 1/240 duty, VH-VL is about 25V and Vx0-Vx1 is about 1.6V.
[0010]
The voltage input from the outside to the liquid crystal display device is VCC for the logic part of the driver IC and VEE (= VH−VL) for creating the liquid crystal panel drive voltage with GND as the reference potential (0V). As described above, VEE is considerably higher voltage than VCC. In FIG. 49, VDDy and VSSy are voltages of the logic part of the Y driver, and VCC and GND are connected as they are. VDDx and VSSx are voltages of the logic part of the X driver. When GND = 0V, VDDx−VSSx = VCC. The withstand voltage required for the X driver is Vx0-Vx4. For example, a panel equivalent to 1/240 duty requires about 7V. VEE and GND are used as they are for VH and VL, respectively. As Vx0 to Vx4 and VSSX, a voltage obtained by dividing the voltage between VEE and GND by resistors R1 to R6 and subjected to low impedance conversion by operational amplifiers OP1 to OP6 is used. In order to establish the relationship of VDDx−VSSx = VCC, the resistance values of R7 to R10 are set so that R7 = R8 and R9 = R10. OP1 to OP6 operate with a VEE system voltage, and VCC is not directly involved in forming the panel drive voltage itself.
[0011]
Hereinafter, power consumption when the power supply circuit shown in FIG. 49 is used will be described. The voltage applied to the Y electrode when not selected is VM, and the voltages applied to the X electrode are Vx0 to Vx4. As in the case of the one-line line sequential driving described above, most of the consumption current of the liquid crystal panel itself is a charge / discharge current flowing between the X electrode and the non-selected Y electrode. The power consumption due to the charging / discharging current Ipn of the panel is Ipn × VEE with GND = 0V. However, as described above, the voltage difference between Vx0 to Vx4 and VM is considerably smaller than the voltage difference between VEE and GND. Accordingly, the effective utilization rate of Ipn is extremely low, and most of the Ipn moves through the operational amplifier and reaches the GND, resulting in only heat loss and heating the operational amplifier.
[0012]
Furthermore, if the current consumption in the logic part or the like of the X driver is IXD, the resulting power consumption is IXD × VEE instead of IXD × VCC. The part of IXD × (VEE-VCC) is also moved through the operational amplifier and reaches the GND, resulting in heat loss and heating the operational amplifier. According to the multiple line simultaneous selection method, the operating voltage width of the X driver can be reduced, but this background technology cannot utilize this advantage at all for reducing power consumption.
[0013]
As a third background art, a power supply circuit of a liquid crystal display device using a two-terminal nonlinear switching element will be described. A driving method of such a liquid crystal display device is described in Japanese Patent Publication No. 5-34655, and a power circuit used in this case is described in Japanese Patent Publication No. 5-46954 and US Pat. No. 5,101,116. There is. Hereinafter, the operation of this power supply circuit will be described with reference to FIG. 50 (the drive voltage waveform described in FIG. 1A of
[0014]
VM + -VM - Is considerably smaller than VD2-VS2. In the MLS driving described above, both the positive side and negative side selection voltages are always required. On the other hand, in a liquid crystal display device using a two-terminal nonlinear switching element, only one selection voltage VD2 or VS2 is necessary at a certain time, and both selection voltages are required at the same timing. No. FIG. 51 shows an example of a circuit designed with attention paid to this point so that the withstand voltage of the Y driver is about half that of VD2-VS2. At the timing when VD2 is necessary, the
[0015]
As described above, the shaking power supply system has the advantage that the withstand voltage of the Y driver is about half that of VD2-VS2, but nevertheless has the disadvantage of extremely increasing the power consumption of the liquid crystal display device. One of the reasons for the increase in power consumption is that all the capacitance parasitic to the Y driver is charged / discharged with a voltage width that is shaken, and that a current flows in the Y driver in a short time at the time when it is shaken. Another cause is that the power consumption of the power supply circuit itself is large, and there is no good method for reducing the power consumption of the power supply circuit itself.
[0016]
In summary, the power supply circuit configured as shown in FIGS. 48 and 49 has the following problems.
[0017]
(1) The reactive power consumption when supplying the charging / discharging current of the panel is large.
[0018]
(2) Since the current consumption in the logic part of the X driver is also supplied from the high voltage VEE, the power consumption further increases.
[0019]
(3) Since a high-voltage VEE is used as the power source of the operational amplifier, the power consumption due to the idling current of the operational amplifier that constantly flows from VEE to GND is large.
[0020]
(4) A high-priced low-power high-voltage operational amplifier must be used as the operational amplifier used in the power supply circuit.
[0021]
Further, the power consumption cannot be reduced even in the power supply circuit / driving system configured as shown in FIG.
[0022]
An object of the present invention is to provide a power supply circuit, a liquid crystal display device, and an electronic device that have low power consumption and are inexpensive.
[0023]
[Means for Solving the Problems]
In order to solve the above problems, the present invention is a power supply circuit that is supplied with an input power supply voltage and supplies first to Nth (N ≧ 4) potentials for driving a display element, and is periodically generated. A charge pump circuit that performs a charge pump operation based on a clock generated by a pulsed clock including a pulse, and supplies any one of the first to Nth potentials directly or via an adjustment unit; And means for stopping the charging of the pumping capacitor included in the pump circuit and the charging of the backup capacitor by the pumping capacitor during the generation period of the pulse of the pulsed clock.
[0024]
According to the present invention, during the pulse generation period of the pulsed clock, charging of the pumping capacitor and the backup capacitor is stopped, thereby preventing charge escape at the transition timing. As the pulsed clock, a latch pulse used for a driver IC is optimal.
[0025]
The present invention is also a power supply circuit which is supplied with an input power supply voltage and supplies first to Nth (N ≧ 4) potentials for driving a display element, and performs charge pump operation based on a given clock. A charge pump circuit that supplies either the first potential on the high potential side or the Nth potential on the low potential side directly or via the adjusting means, and a backup capacitor by a plurality of pumping capacitors. A charge pump which performs charge pump operation for alternately charging based on a given clock, and supplies the I potential (1 <I <N) of the first to Nth potentials directly or via the adjusting means. And a pump circuit.
[0026]
According to the present invention, since the backup capacitor is alternately charged by the plurality of pumping capacitors, the output capability of the charge pump circuit can be enhanced. In particular, display characteristics and the like can be effectively improved by generating an intermediate potential I, which generally requires a large amount of consumed current, by the charge pump circuit having a high output capability.
[0027]
The present invention is also a power supply circuit which is supplied with an input power supply voltage and supplies first to Nth (N ≧ 4) potentials for driving a display element, and performs charge pump operation based on a given clock. A charge pump circuit for supplying any one of the first to Nth potentials directly or via adjustment means, charging a pumping capacitor included in the charge pump circuit, and charging a backup capacitor by the pumping capacitor Including means for performing each one horizontal scanning period in driving the display element.
[0028]
According to the present invention, it is possible to complete the charge pump operation every horizontal period, thereby effectively preventing display unevenness and the like.
[0029]
Further, the present invention is characterized in that the charge pump circuit performs a charge pump operation in which a backup capacitor is alternately charged every horizontal period by a plurality of pumping capacitors.
[0030]
In this way, by alternately charging the backup capacitor every horizontal period with a plurality of pumping capacitors, the charge pump operation can be completed every horizontal period.
[0031]
The present invention is also characterized in that it includes means for stopping a given clock of the charge pump circuit.
[0032]
According to the present invention, display off control can be performed with only a slight increase in the number of elements, and current consumption when display is off can be reduced to almost zero.
[0033]
A liquid crystal display device according to the present invention includes any one of the power circuits described above, a liquid crystal panel including a liquid crystal layer driven by a plurality of data line electrodes and a plurality of scanning line electrodes, and a potential supplied by the power circuit. And a data line driver for driving the data line electrode based on the above and a scanning line driver for driving the scanning line electrode based on the potential supplied by the power supply circuit.
[0034]
According to the present invention, not only the power consumption of the power supply circuit itself but also the power consumption of the liquid crystal display device can be reduced, and a liquid crystal display device optimal for portable electronic devices and the like can be provided.
[0035]
In the liquid crystal display device according to the present invention, the power supply circuit may use any one of the first to Nth potentials as the first input potential on the high potential side and the second input potential on the low potential side included in the input power supply voltage. And a charge pump circuit that performs a charge pump operation based on a given clock and supplies any one of the first to Nth potentials directly or via an adjustment means, The first and second input potentials are used as power supply voltages for at least one of the data line driver and the scanning line driver.
[0036]
According to the present invention, the first and second input potentials are used as any of the first to Nth potentials, and are also used as the power supply voltage of the logic unit of the data line driver or the scanning line driver. As a result, it is not necessary to separately supply a power supply voltage for a logic unit such as a data line driver, and convenience for the user of the apparatus can be achieved. In addition, the power consumption of the apparatus can be further reduced.
[0037]
According to the present invention, the power supply circuit generates a potential different from the first and second input potentials by a charge pump operation based on a given clock, and the generated potential is any one of the first to Nth potentials. It includes a charge pump circuit supplied as
[0038]
According to the present invention, for example, when the potential difference between the power supply voltage of the logic unit and the Gth and Jth potentials (1 <G, J <N) used for driving the liquid crystal is different, the charge pump circuit makes them the same. It becomes possible to adjust so that it becomes. This makes it easier to use the first and second input potentials as the power supply voltage of the logic portion of the driver.
[0039]
In the liquid crystal display device according to the present invention, the power supply circuit performs a charge pump operation based on a clock generated by the latch pulse for the data line driver or the shift clock for the scanning line driver, It includes a charge pump circuit that supplies any one of the Nth potentials directly or via adjustment means.
[0040]
The latch pulse and the shift clock are pulsed clocks including periodically generated pulses, and are optimal for generating a charge pump circuit clock. Therefore, by using these, it is possible to achieve both maintenance of display quality of the liquid crystal display device and low power consumption.
[0041]
The present invention also provides a power supply circuit that is supplied with an input power supply voltage and supplies first to Nth (N ≧ 4) potentials for driving a display element, and is provided on the high potential side included in the input power supply voltage. Means for supplying a first input potential as a Gth potential (1 <G <N) among the first to Nth potentials; and a second input potential on a low potential side included in the input power supply voltage, A means for supplying the first to Nth potentials as a Jth potential (1 <J <N) and a charge pump operation based on a given clock, and the first potential on the high potential side is directly or A charge pump circuit supplied via the adjusting means; and a charge pump circuit that performs charge pump operation based on a given clock and supplies the Nth potential on the low potential side directly or via the adjusting means; It is characterized by including.
[0042]
In the case of driving a display element such as a liquid crystal, generally, the current consumption that needs to be supplied by the first potential on the high potential side and the N potential on the low potential side is small, and the G potential and Jth potential are intermediate potentials. There is much current consumption that must be supplied by the potential. According to the present invention, the first and Nth potentials are supplied by a charge pump circuit with low output capability but high efficiency, and the Gth and Jth potentials are supplied by an input power supply voltage having high output capability. . As a result, according to the present invention, both maintenance of display quality and low power consumption can be achieved, and a power supply circuit optimal for a liquid crystal display device aiming at low power consumption can be provided.
[0043]
The present invention also provides a charge pump circuit that performs charge pump operation on a potential other than the first, G, J, and N potentials among the first to Nth potentials based on a given clock. It is characterized by being supplied by a given operational amplifier.
[0044]
If all potentials other than the first, Gth, Jth, and Nth potentials are supplied by the charge pump circuit, the power consumption can be further reduced. On the other hand, even if an operational amplifier with a high output capability is used to supply these potentials, the present invention has an advantage that the power consumption does not deteriorate so much because the operational voltage of the operational amplifier can be lowered.
[0045]
In the present invention, the first to Nth potentials are different from the first input potential, the second input potential, the midpoint potential of the first and second input potentials, and the first and second input potentials. It is characterized in that it is formed symmetrically with respect to either the generated potential when the potential is generated or the midpoint potential of the first or second input potential.
[0046]
That is, according to the present invention, the first to Nth potentials are symmetrical with respect to the first input potential, symmetrically with respect to the second input potential, or with respect to the midpoint potential of the first and second input potentials. Or symmetrically with respect to the midpoint potential of the generated potential and the first or second input potential.
[0047]
According to the present invention, a potential different from the first and second input potentials is generated based on either the first or second input potential, and the generated potential is set to any one of the Gth and Jth potentials. Features.
[0048]
For example, consider a case where the required potential difference between the Gth and Jth potentials is larger than the potential difference between the first and second input potentials. In this case, according to the present invention, for example, the Gth and Jth potentials having a desired potential difference can be obtained by generating a higher potential from the first input potential. As a result, the logic voltage can be lowered.
[0049]
The present invention is also a power supply circuit which is supplied with an input power supply voltage and supplies first to Nth (N ≧ 4) potentials for driving a display element, and is K times (K ≧ K) based on a given clock. 2) A charge pump circuit that performs a boosting charge pump operation and supplies any one of the first to Nth potentials directly or via an adjusting means, and L / M times (provided that a given clock is used) (L / M is not an integer) including a charge pump circuit that performs a charge pump operation of step-down or M / L double step-up and supplies any one of the first to Nth potentials directly or via an adjustment means It is characterized by that.
[0050]
According to the present invention, it is possible to realize a power supply circuit in which, for example, a 6 × booster circuit and a 1/3 × stepdown circuit are mixed. As a result, various voltage groups required for driving the display element can be supplied with low power consumption.
[0051]
The present invention is also a power supply circuit which is supplied with an input power supply voltage and supplies first to Nth (N ≧ 4) potentials for driving a display element, and is K times (K ≧ K) based on a given clock. 2) Charge pump operation of step-up or L / M times (where L / M is not an integer) step-down or M / L times step-up is performed, and any one of the first to Nth potentials is directly or via an adjustment means. And a charge pump circuit for supplying the charge pump circuit, and means for changing the step-up or step-down ratio of the charge pump circuit.
[0052]
According to the present invention, the step-up or step-down ratio performed by the charge pump circuit can be changed. For example, a 6-fold boost circuit can be changed to a 5-fold boost circuit. For example, by changing the step-up magnification according to the characteristics of the display element and the value of the input power supply voltage, various necessary drive voltage groups can be formed. Note that it is desirable that the step-up / step-down magnification can be changed using an external terminal or the like.
[0053]
The present invention is also a power supply circuit which is supplied with an input power supply voltage and supplies first to Nth (N ≧ 4) potentials for driving a display element, and performs charge pump operation based on a given clock. A charge pump circuit for supplying the first potential on the high potential side or the Nth potential on the low potential side directly or via the adjusting means, and a given period after the input power supply voltage is applied, And a means for stopping the supply of the first potential or the Nth potential by a charge pump circuit.
[0054]
According to the present invention, it is possible to start supplying the first or Nth potential after a given period has elapsed after the input power supply voltage is turned on and the control circuit or the like operates normally. As a result, the system can be started up normally.
[0055]
The present invention also provides a power supply circuit that is supplied with an input power supply voltage and supplies first to Nth (N ≧ 4) potentials for driving a display element, and is provided on the high potential side included in the input power supply voltage. Means for supplying a first input potential as a Gth potential (1 <G <N) among the first to Nth potentials; and a second input potential on a low potential side included in the input power supply voltage, Means for supplying as a Jth potential (1 <J <N) of the first to Nth potentials, and is included in the input power supply voltage and is on a higher potential side or a lower potential side than the first and second input potentials. Means for supplying a third input potential as either the first potential on the high potential side or the Nth potential on the low potential side; and a charge pumping operation based on a given clock; A charge pump circuit that supplies any of the N potentials directly or via a regulating means, and a given Charge pump operation based on the lock, and supply the F-th potential (1 <F <N) higher or lower than the G-th and J-th potentials directly or via adjustment means A charge circuit that includes a pump circuit and charges and pumps potentials other than the first, F, G, J, and N potentials among the first to N potentials based on a given clock; -It is supplied by a pump circuit.
[0056]
According to the present invention, the first to Nth potentials can be supplied by a circuit and means having an output capability corresponding to a required current consumption, and both maintenance of display quality and low power consumption can be achieved.
[0057]
The present invention is also a power supply circuit which is supplied with an input power supply voltage and supplies first to Nth (N ≧ 4) potentials for driving a display element, and performs charge pump operation based on a given clock. A charge pump circuit for supplying any one of the first to N-th potentials directly or via an adjustment means, and a supply stop of the input power supply voltage, a supply stop of the given clock, or a display-off control signal. And a means for discharging residual charges of a circuit portion to which a voltage is supplied by at least one of the first and Nth potentials when at least one of the inputs is made.
[0058]
According to the present invention, it is possible to prevent a situation in which a high voltage is continuously applied to the display element, and to improve reliability.
[0059]
The electronic apparatus according to the present invention includes the liquid crystal display device.
[0060]
According to the present invention, not only a liquid crystal display device but also an electronic device including the liquid crystal display device can be reduced in power consumption. This makes it possible to extend the battery life of electronic devices such as portable information devices.
[0061]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. Note that the description will be made assuming that the GND potential is 0 V for convenience unless otherwise noted.
[0062]
[Example 1]
FIG. 1 is a block diagram of a power supply circuit according to the first embodiment. This power supply circuit has a function of generating the same output voltage as the power supply circuit of FIG.
[0063]
The input power supply voltage of this power supply circuit is only Vcc (first input potential) and GND (second input potential) and is a single power supply input. A latch pulse LP composed of pulses generated every horizontal scanning period is input. The
[0064]
The present embodiment described above has the following structural features.
[0065]
(1) In this embodiment, the first input potential Vcc on the high potential side and the second input potential GND on the low potential side included in the input power supply voltage are set to the first among the first to Nth potentials (N ≧ 4). The G potential V3 and the J potential VC are used as they are. Further, charge pump operation is performed based on a given clock, and the first potential VH on the high potential side and the Nth potential VL on the low potential side are supplied directly or via the adjusting means (contrast adjusting circuit 3) 2 A
[0066]
As described in the background art, most of the current consumption of the liquid crystal panel itself flows between the non-selection voltage VC of the Y electrode and the drive voltages V3, V2, -V2, and -V3 of the X electrode. . For example, in the case of 1/240 duty, there are only four Y electrodes in the selected state, while the remaining 236 lines are all in the non-selected state. In this embodiment, paying attention to this point, the first potential VH and the Nth potential VL are supplied by a high-efficiency charge pump circuit with a low output capability (current supply capability), and the Gth potential which is an intermediate potential. Input power supply voltages Vcc and GND having high output capability are connected to V3 and the J-th potential VC. By doing in this way, both maintenance of display quality and low power consumption can be achieved. On the other hand, the power supply circuit of FIG. 49 has a configuration in which all current flows between the first potential VEE and the Nth potential GND. Therefore, the circuit forming the VEE must have high output capability. Therefore, it is almost impossible to supply VEE with a charge pump circuit, and it is impossible to achieve both maintenance of display quality and low power consumption.
[0067]
(2) In this embodiment, the potentials V2, -V2, and -V3 other than the first, G, J, and N potentials among the first to Nth potentials are charged based on a given clock. The voltage is supplied by the 1/2 step-down
[0068]
FIG. 2 shows a block diagram when V2 and -V2 are supplied by operational amplifiers OP1 and OP2. R1 and R3 are bleeder resistors for dividing the voltage between V3 and VC (GND), and R2 and R4 are bleeder resistors for dividing the voltage between VC and -V3. OP1 and OP2 are operational amplifiers for outputting the voltage divided by the bleeder resistance with low impedance. R11 and R12 are resistors for limiting the output currents of OP1 and OP2 to stabilize the operation and reducing power consumption. C1 to C4 are smoothing capacitors for suppressing fluctuations in V2 and -V2. It is. OP1 operates with V3 and VC as power sources, and OP2 operates with VC and -V3 as power sources. C1 may be arranged between V3 and VC, and C4 may be arranged between VC and -V3. Thus, even if V2 and -V2 are supplied by the operational amplifiers OP1 and OP2, the OP1 and OP2 operate with a small power supply voltage unlike the power supply circuit of FIG. 49, so that the power consumption of this portion is kept within an allowable range. be able to.
[0069]
(3) In the present embodiment, a charge pump operation of K times (K ≧ 2) boosting is performed based on a given clock, and any one of the first to Nth potentials is directly or adjusting means (contrast adjusting circuit) 3)
[0070]
Next, the
[0071]
In FIG. 1, the
[0072]
In FIG. 1, the 1/2 step-down
[0073]
According to the present embodiment having the above configuration, the power consumption of the liquid crystal display device driven by the 4-line simultaneous selection method can be reduced for the following reason.
[0074]
The first reason is that the power consumption due to the charging / discharging current of the panel is ultimately reduced. Consider the charge / discharge current that occupies most of the panel current, that is, the charge / discharge current flowing between the X electrode and the non-selected Y electrode. The charge / discharge currents flowing between the X electrode voltages V3, -V3, V2, and -V2 and the Y electrode voltage VC are IP3, IM3, IP2, and IM2, respectively. Then, the power consumption by IP3 is Vcc × IP3. Further, since the charge pump circuit is extremely efficient, the power consumption by IM3 is almost Vcc × IM3, and the power consumption by IP2 and IM2 is also almost (1/2) × Vcc × IP2, (1/2) × Vcc, respectively. XIM2. On the other hand, in the background example of FIG. 49, when the high voltage is VEE, the power consumption by these currents is VEE × IP3, VEE × IM3, VEE × IP2, and VEE × IM2. Since VEE is about 25V and Vcc is about 3.3V, power consumption by IP3 and IM3 is 1/7 or less of the background example, and power consumption by IP2 and IM2 is 1/14 or less.
[0075]
Next, consider the charge / discharge current flowing between the X electrode and the selected Y electrode. Charge / discharge currents flowing between the voltages VH and VL of the Y electrode and the X electrode are IVH and IVL, respectively. Then, due to the high efficiency of the charge pump circuit, the power consumption by IVH and IVL is approximately 5 × Vcc × IVH and 5 × Vcc × IVL, respectively, which is smaller than the power consumption of the background example.
[0076]
The second reason is that the power consumption in the logic part of the X driver that operates at high speed and consumes a large amount of current is reduced. As described above, in the power supply circuit of the background example, since the consumption current in the logic unit of the X driver is supplied from the high voltage VEE, the power consumption becomes VEE × consumption current. On the other hand, in this embodiment, the power consumption is Vcc × current consumption, which is 1/7 or less of the background example.
[0077]
The third reason is that the power consumption of the booster circuit that forms the high voltage VEE is small. Generally, a charge pump type booster circuit has a small boosting capability, and when a large current is taken out, the output voltage is lowered. In the liquid crystal display device driven by the power supply circuit of the background example, the current of the high voltage system is large, so that the charge pump type booster circuit is insufficient to form the VEE. Therefore, in the background example, a switching regulator type DC-DC converter that rectifies a high voltage generated when the current flowing through the coil is interrupted to form a high voltage VEE is used. The efficiency of the DC-DC converter of the switching regulator type is 5V input, usually about 80%, and 3.3V input is about 60% very low. For this reason, the power consumption of the liquid crystal display device driven by the power supply circuit of the background example is very large, including the booster circuit that forms the VEE. On the other hand, the liquid crystal display device driven by the power supply circuit of this embodiment has a small high voltage system current. Therefore, the high voltage VEE can be supplied by a charge pump type booster circuit having a small output capability but a high efficiency, and power consumption including the booster circuit forming the VEE can be greatly reduced.
[0078]
The above is the reason why the power consumption of the liquid crystal display device can be reduced by the power supply circuit of this embodiment. Actually, when driving a two-screen liquid crystal display device having a dot number of 640 × 480 and a dot pitch of 0.2 mm with the power supply circuit of the system shown in FIG. 1, a typical power consumption is about 12 mW as expected. Value.
[0079]
In the case where the power supply circuit of this embodiment is made into an IC, the VL can be formed by incorporating an operational amplifier type regulator in the IC, instead of the above-described system using an external bipolar transistor. In order to reduce the withstand voltage of the IC, it is also practical to integrate a transistor for switching VH-GND among the elements constituting the
[0080]
In the power supply circuit of this embodiment, most of the configuration is formed by the charge pump circuit, which gives an impression that a large number of capacitors are required. However, in practice, it is possible to omit a part of the backup capacitor included in the charge pump circuit or to use a capacitor having a small capacitance value of about 0.1 μF. This is presumably because the capacitance of the liquid crystal panel itself acts as a backup capacitor.
[0081]
[Example 2]
The second embodiment is an embodiment relating to the
[0082]
(1) Pulse clock
In this embodiment, based on a clock generated by a pulsed clock LP including periodically generated pulses (P1, P2, etc. in FIG. 5), a charge pump circuit (negative
[0083]
However, if the switch group off time at this transition timing is too long (the Tp period is too long), the time required to charge the pumping capacitor and the backup capacitor is shortened. Disappear. Since LP is a pulsed clock having a pulse width of usually about 100 ns to 300 ns and a period of about several tens of μs to 100 μs, it is convenient as a basic clock for this circuit. Further, since charging / discharging of the panel occurs in one horizontal scanning (1H) cycle, it is reasonable to charge the panel driving voltage in 1H cycle using LP. Although it is possible to internally generate a basic clock with a CR oscillator circuit etc. without inputting LP, the circuit becomes simpler if the latch pulse input to the driver IC is also diverted to the basic clock of this power supply circuit. preferable.
[0084]
The pulsed clock used in this embodiment is not limited to LP, which is a latch pulse for the X driver, and for example, a shift clock YSCL for the Y driver may be used. When a pulse clock is not used, a period Tp for turning off the switch group may be created using a delay circuit or the like.
[0085]
(2) Clock stop function
In this embodiment, while the display-off control signal / Doff is at the low level, both the signal A and the signal B are set to the low level so that the operation of the charge pump circuit is stopped. That is, the power supply circuit has a function of stopping the clock supplied to the charge pump circuit. By adding this function, the power consumption of the power supply circuit during display off control can be made substantially zero. Further, since the output of the selection voltage is stopped at the same time, even if a Y driver without a display off control function is used, the liquid crystal display device as a whole can have a display off control function. In the example of FIG. 4, in consideration of testability when the power supply circuit is made into an IC, the generation of the clock is stopped by resetting the DF, and the operation of the charge pump circuit is stopped. However, the operation of the charge pump circuit can also be stopped by using a method in which LP and / Doff are input to a given AND circuit and the obtained signal is used as a new basic clock.
[0086]
Example 3
The third embodiment relates to a charge pump circuit such as the negative-direction
[0087]
(1) Basic concept
FIG. 6 is a conceptual diagram which is the most basic of the charge pump circuit. In FIG. 6, SWa and SWb are interlocking switches, and while one of them is tilted to the A side, the other is also tilted to the A side. In FIG. 6, SWa and SWb are represented by mechanical switches. Actually, the switches SWa and SWb control the conduction / cutoff between the MOS transistor for controlling conduction / cutoff with the A side and the conduction / cutoff with the B side. Usually, it can be composed of two MOS transistors.
[0088]
While SWa and SWb are switched to the A side, the pumping capacitor Cp is charged with a voltage of Vb−Va. Next, when SWa and SWb are switched to the B side, the electric charge charged in Cp is transferred to the backup capacitor Cb. By repeating this switching operation, the voltage applied to Cb, that is, the voltage between Ve and Vd approaches a value substantially equal to the voltage between Vb and Va. At this time, when Vd is a certain voltage, a voltage higher than Vd by Vb−Va is generated at Ve. Conversely, when Ve is a certain voltage, a voltage lower than Ve by Vb−Va is generated in Vd. The above is the basic operation of the charge pump circuit. As will be described below, this circuit functions as a step-up circuit or a step-down circuit depending on where Va, Vb, Vd, and Ve are connected.
[0089]
(2) Double boost
FIG. 7 is a conceptual diagram of a charge pump circuit for double boosting in which Vd is connected to Vb in FIG. That is, for the above-described reason, Ve−Vd = Ve−Vb = Vb−Va is obtained by repeating the interlocking switching operation of SWa and SWb. Therefore, Ve−Va = (Ve−Vb) + (Vb−Va) = 2. X (Vb−Va) is established. That is, when Va is a reference level of potential (0 V), Ve = 2 × Vb, and Ve is a voltage obtained by boosting Vb twice.
[0090]
(3) Negative double boosting
FIG. 8 is a conceptual diagram of a negative-direction double boosting charge pump circuit in which Ve is connected to Va in FIG. Since SWa and SWb repeat the interlocking switching operation, Ve−Vd = Va−Vd = Vb−Va, so that Vb−Vd = (Vb−Va) + (Va−Vd) = 2 × (Vb−Va) To establish. That is, when Vb is set to a reference level (0 V) of potential, Vd = 2 × Va, and Vd is a voltage obtained by boosting Va in the negative direction twice.
[0091]
(4) 1/2 step-down
FIG. 9 is a conceptual diagram of a 1/2 step-down charge pump circuit in which the input voltage is changed from Vb−Va to Vb−Vd in FIG. Ve is the output voltage, and the current consumed by the load connected to Ve is supplied from the backup capacitor Cb. First, when SWa and SWb are electrically connected to the B side, Cp and Cb are connected in parallel, so the voltages applied to Cp and Cb are equal. Next, when SWa and SWb are switched to the A side, Cp and Cb connected in series enter between input voltages Vb and Vd, and the voltage applied to Cp and Cb becomes half of the input voltage. Next, when SWa and SWb are switched again to the B side, Cp and Cb are connected in parallel, so the charge stored in Cp is supplied to Cb, and the voltage applied to Cp is equal to the voltage applied to Cb. Therefore, if the charge that can be stored in Cp and Cb is sufficiently larger than the charge carried away by the load current of Ve, SWa and SWb repeat the interlocking switching operation, and Ve has 1 / of the input voltage. An output voltage close to 2 will be generated.
[0092]
(5) Negative direction 6x boost
FIG. 10 is a conceptual diagram showing an example of a negative-direction six-fold boost charge pump circuit. FIGS. 11A and 11B are respectively SWa1 to SWa3 and SWb1 to SWb3 on the A side, and B It is a connection relation figure at the time of switching to the side. SWa1 to SWa3 and SWb1 to SWb3 are interlocking switches, Cp1 to Cp3 are pumping capacitors, and Cb1 and Cb23 are backup capacitors.
[0093]
By the same operation as the above-described negative direction double boosting circuit, −2 × (Vcc−GND), which is a voltage obtained by boosting GND twice in the negative direction with respect to Vcc, is generated in −V3B. When all the switches are switched to the A side, as shown in FIG. 11A, Cp2 and Cp3 are connected in parallel, so that Cp2 and Cp3 are approximately 2 × (Vcc−GND) respectively. It will be charged.
[0094]
Next, when all switches are switched to the B side, Cp2 and Cp3 connected in series are connected in parallel to Cb23 as shown in FIG. 11B. Cp2 and Cp3 are charged at 2 × (Vcc−GND) as described above. Accordingly, a voltage of 4 × (Vcc−GND) is generated between −V3B and VEE, and Cb23 is charged with this voltage. For the above reasons, when all switches repeat the interlocking switching operation, a voltage obtained by boosting GND six times in the negative direction with respect to Vcc, that is, Vcc-6 × (Vcc-GND) is generated. For example, when Vcc = 3V, a voltage of −3V is generated at −V3B and −15V is generated at VEE.
[0095]
FIG. 12 is a conceptual diagram showing another example of a negative-direction 6-fold boosting charge pump circuit. FIGS. 13A and 13B show that SWa1 to SWa3 and SWb1 and SWb23 are on the A side, respectively. It is a connection relation figure at the time of switching to the B side. Cp1 to Cp3 are pumping capacitors, and Cb1 to Cb3 are backup capacitors.
[0096]
Similar to the circuit of FIG. 10, −2 × (Vcc−GND), which is a voltage obtained by boosting GND twice in the negative direction with respect to Vcc, is generated in −V3B. When all the switches are switched to the A side, as shown in FIG. 13A, Cp2 is charged with a voltage of approximately 2 × (Vcc−GND). As shown in FIG. 12, the circuit composed of Cp2, Cb2, SWb23, and SWa2 is a negative double boosting circuit, similarly to the circuit composed of Cp1, Cb1, SWb1, and SWa1. Therefore, Cb2 is also charged with a voltage of 2 × (Vcc−GND), and a voltage of −4 × (Vcc−GND) is generated in VEM. As a result, Cp3 is charged with a voltage of 4 × (Vcc−GND).
[0097]
Next, when all the switches are switched to the B side, as shown in FIG. 13B, a connection relationship in which CP3 is inserted between −V3B and VEE is established. The voltage of −V3B is −2 × (Vcc−GND), and Cp3 is charged with a voltage of 4 × (Vcc−GND). Therefore, a voltage obtained by boosting GND six times in the negative direction with respect to Vcc, that is, a voltage of Vcc-6 × (Vcc-GND) is eventually generated in VEE.
[0098]
Unlike the circuit of FIG. 12, the circuit of FIG. 10 does not require VEM, which is a stable voltage between −V3B and VEE, and therefore requires one less capacitor than the circuit of FIG. There are advantages. On the other hand, the circuit shown in FIG. 12 uses the switch connected to the positive electrodes of Cp2 and Cp3 in common, so that the number of switches required (one as the number of transistors) may be less than that of the circuit shown in FIG. There is. Further, by forming the intermediate voltage VEM, the drain withstand voltage of the transistor may be lower than that of the circuit of FIG. 10, and there is an advantage that the size of the transistor can be reduced.
[0099]
(6) 3/2 times boost
14 (A) and 14 (B) are conceptual diagrams of a charge pump circuit for 3/2 times boosting. CpH and CpL are pumping capacitors, and Cb is a backup capacitor. As shown in FIGS. 14A and 14B, in this circuit, the state in which CpH, CpL, and Cb are connected in series and the state in which Cb, CpH, and CpL are connected in parallel are alternated. Repeated. When the voltages applied to CpH and CpL are expressed as VcpH and VcpL, respectively, since CpH and CpL are connected in parallel in FIG. 14B, VcpH = VcpL. Further, as shown in FIG. 14A, when CpH and CpL are connected in series between Vcc and GND, CpH and CpL are charged with a voltage of 1/2 of Vcc. After that, when the connection state shown in FIG. 14B is reached, the charges stored in CpH and CpL are supplied to Cb. By repeating this operation many times, the voltages applied to Cb, CpH, and CpL all approach ½ of Vcc, and as a result, a voltage obtained by boosting Vcc to 3/2 times is generated in the output voltage. To do.
[0100]
(7)
FIGS. 15A and 15B are conceptual diagrams of charge pump circuits for boosting in the
[0101]
(8) 2/3 times step-down
FIGS. 16A and 16B are conceptual diagrams of a charge pump circuit for 2 / 3-fold voltage step-down. Also in this circuit, the pumping capacitors CpH and CpL are connected in series with the backup capacitor Cb in FIG. 16A, and Cb, CpH and CpL are connected in parallel in FIG. 16B. The state is repeated alternately. The voltages applied to Cb, CpH, and CpL are all the same because they are connected in parallel in FIG. 16B, and when connected in series as shown in FIG. A voltage of approximately 1/3 of Vcc is charged. By repeating this operation many times, the voltages applied to Cb, CpH, and CpL all approach about 1/3 of Vcc, and as a result, the output has a voltage that is (1/3) × Vcc lower than Vcc. That is, a voltage is generated by reducing Vcc by 2/3.
[0102]
(9)
FIG. 17A and FIG. 17B are conceptual diagrams of a
[0103]
(10) Specific example of charge pump circuit
FIG. 18 shows an example in which the basic part of the negative-direction double boosting charge pump circuit shown in FIG. 8 is configured with individual components (when configured with discrete components). Vx is an input voltage, Vy is an output voltage, and Vx> 0. At timing T1 (see FIG. 19), the PMOS transistors Trp1 and Trp2 are turned on, and the pumping capacitor Cp is charged with the voltage of Vx-GND. At this time, the N-MOS transistors Trn1 and Trn2 are off. At the next timing T2, Trp1 and Trp2 are turned off and Trn1 and Trn2 are turned on to transfer the charge charged in the pumping capacitor Cp to the backup capacitor Cb. If the source electrode of Trn1 is connected to GND as shown in FIG. 18, a voltage symmetrical to Vx with respect to GND is generated in the output Vy by alternately repeating the operations at the timings T1 and T2.
[0104]
In FIG. 18, signals / A1, / A2, B, and B2 entering the gate of the transistor are, for example, phase and voltage signals as shown in FIG. If the level of these signals is not between VC and GND, means for level shifting the signals is required. A simple level shift method in the case of using individual parts is a method using a coupling capacitor Cs and a diode D as shown in FIGS. 20 (A) and 20 (B). The capacitance of the coupling capacitor Cs may be about 470 pF. With the connection shown in FIG. 20A, a gate signal / Ax having the same phase and the same amplitude as the signal / A and capable of turning on / off the PMOS transistor Trp can be obtained. 20B, the gate signal Bx having the same phase and the same amplitude as the signal B and capable of turning on / off the NMOS transistor Trn can be obtained. Rp is a resistance of several MΩ, and functions to compensate for the leakage current of the diode and stabilize the voltage of the gate signal.
[0105]
The above describes the case where the charge pump circuit is configured using individual components. On the other hand, when the charge pump circuit is formed as a monolithic IC, a known configuration / means more suitable for the monolithic IC may be adopted as the transistor configuration and level shift means of the charge pump circuit.
[0106]
(11) Charge pump circuit using a diode
FIG. 21 shows a configuration example of a charge pump circuit when diodes D1 and D2 are used as switching elements instead of transistors. V1 is a stable input voltage, and Vx is a clock having a high drive capability with an amplitude voltage of Vp. According to this circuit, when the forward voltage of the diode is about 0.6 V, the output voltage V2 = V1− (clock amplitude voltage Vp−about 0.6 V) can be efficiently generated.
[0107]
Next, the operation will be described with reference to the timing chart of FIG. In order to simplify the description, the forward voltage of the diodes D1 and D2 is assumed to be 0V. In the period Tc, Vx = Va, and since D1 is a forward bias, Vd = V1. Therefore, the capacitor Cp is charged with a voltage of V1-Va. In the period Td, the level of Vd is pulled by Cp and falls by Vp, which is the voltage drop of Vx. As a result, current flows through the route of V1, Cb, D2, Cp, and Vx, and Cb is charged. By repeating the operations in the above periods Tc and Td, the output voltage V2 = V1−Vp can be obtained.
[0108]
As shown in FIG. 23, when the circuit of FIG. 21 is stacked in two stages, a voltage of V1-2 × (Vp−about 0.6 V) can be obtained as V3. Similarly, if three stages are stacked, a voltage of V1-3 × (Vp−about 0.6 V) can be obtained.
[0109]
As described above, as the charge pump circuit of the present invention, various devices such as a device using a diode as well as a device using a transistor can be adopted.
[0110]
Example 4
The fourth embodiment relates to a technique for increasing the output capability (current supply capability) of the charge pump circuit. Basically, the output capability can be increased by lowering the on-resistance of the transistors forming the charge pump circuit and increasing the capacitance value of the capacitor. However, there are cases where other methods are more efficient. As one of the methods, a method of preparing a plurality of pumping capacitors and charging a backup capacitor alternately with the plurality of pumping capacitors is conceivable. As another method, it is possible to add a circuit for doubling the LP frequency and perform a charge operation and a pump operation every half cycle of the LP. For example, -V3 in FIG. 1 causes a double voltage drop due to the current consumed by the circuit portion connected to -V3 and the current consumed by the circuit portion connected to -V2. Therefore, it is desirable that the charge pump circuit for supplying -V3 has a large output capability by the various methods described above.
[0111]
FIG. 24 shows a circuit example in which a plurality of pumping capacitors Cp1 and Cp2 are provided to increase the output capability. Here, as in FIG. 18, an example in which a circuit is configured with individual components is shown.
[0112]
Signals A, / A, B, and / B are signals formed by the clock forming circuit described with reference to FIG. 4, and Vx is an input voltage. A period in which A is at a high level is T1, and a period in which B is at a high level is T2. During the period T1, Trn1, Trn2, Trp3, and Trp4 are off, and Trp1 and Trp2 are on. Thereby, Cp1 is charged with the voltage Vx. Since Trn3 and Trn4 are also on, the charge previously charged in Cp2 moves to Cb. Next, in the period T2, Trp1, Trp2, Trn3, and Trn4 are off, and Trp3 and Trp4 are on. Thereby, Cp2 is charged with the voltage Vx. Since Trn1 and Trn2 are also on, the charge previously charged in Cp1 moves to Cb. In this way, by supplying the charge to Cb alternately by the two charge pump capacitors Cp1 and Cp2, a charge pump circuit with higher output voltage smoothness and higher output capability can be realized.
[0113]
Note that the portion indicated by H in FIG. 24 is a level shift means for forming a signal having a voltage and phase necessary for driving the gates of the transistors Trp2, Trp4, Trn2, and Trn4 from the signals A and / B. It is. Cs1 and Cs2 are coupling capacitors having a capacitance of about 470 pF, D1 and D2 are diodes, Inv3 to 6 are inverters, and Rf1 and Rf2 are resistors of about 1 KΩ. Inv3, Inv4, and Rf1 form one hold circuit, and Inv5, Inv6, and Rf2 form another hold circuit. When the positive power supply terminals of Inv3-6 are connected to GND as shown in FIG. 24, a voltage lower than GND by Vx is generated at the negative power supply terminals of Inv3-6. In-phase / anti-phase signals having the same amplitude as B are obtained from the outputs of Inv3-6. It is preferable to insert a smoothing capacitor Cx of about 0.1 μF between the power terminals of
[0114]
In this embodiment, a plurality of pumping capacitors are prepared in order to improve the output capability, but this method is also effective in improving display quality. For example, according to the method using the latch pulse LP, as shown in FIG. 25A, charging of the pump capacitor Cp (charging operation) and charging of the back-up capacitor Cb by Cp (pumping operation) are performed in two horizontal scans. This is repeated every period (2H). When the charge pump circuit having such a configuration is used in, for example, the negative-direction double booster circuit 5 of FIG. 1, there is a possibility that uneven display of horizontal stripes with a period of 8 lines (dark 4 lines + light 4 lines) may occur. This is because the negative direction double booster circuit 5 supplies current consumed by both −V2 and −V3, and −V2 and −V3 consume more current than VH and VL. . Therefore, if the negative direction double booster circuit 5 is configured to have a plurality of pumping capacitors as shown in FIG. 24, the occurrence of display unevenness as described above can be effectively prevented. The reason is that in this way, as shown in FIG. 25B, charging of Cp1 or Cp2 and charging of Cb by Cp2 or charging of Cb by Cp1 are performed every horizontal period. .
[0115]
In order to prevent the occurrence of display unevenness as described above, at least charging of the pumping capacitor and charging of the backup capacitor by the pumping capacitor may be performed every horizontal period. Therefore, for example, if the charge pump operation is performed as shown in FIG. 25C using a signal having a frequency twice that of the latch pulse LP, the display unevenness can be prevented.
[0116]
Example 5
The fifth embodiment relates to a change in the step-up magnification and step-down magnification of the charge pump circuit. In the negative direction 6-fold booster circuit described with reference to FIGS. 10 and 12, the boost magnification is fixed to 6 times. The reason why the boosting factor is 6 times is that in a liquid crystal display device with a duty of 1/240, when Vcc is reduced to 3V, VEE is insufficient in the negative direction 5 times boosting voltage (that is, VEE = -12V). This is because about 13.5V is required. VEE required for the same liquid crystal display device is about -12V when Vcc is 3.3V and about -10.5V when Vcc is 3.6V. The reason why the required VEE differs depending on the voltage of Vcc is as follows. That is, in this embodiment, Vcc or a half step-down voltage is used as it is as a voltage for driving the X electrode. Therefore, when Vcc increases, the effective voltage applied to the liquid crystal during the non-selection period increases, and the selection voltage needs to be decreased accordingly. Conversely, when Vcc is lowered, the effective voltage applied to the liquid crystal during the non-selection period is also lowered, and it is necessary to increase the selection voltage accordingly. For the above reasons, the boosting factor of the negative direction
[0117]
The change of the step-up magnification and the step-down magnification can be realized as follows. For example, in the circuit shown in FIG. 10 described above, the configuration shown in FIG. That is, the
[0118]
In order to change the 3/2 times step-up to 2/3 times step-down, the following steps may be taken. That is, in the 3 / 2-fold booster circuit shown in FIGS. 14A and 14B, the output terminal is connected to the + terminal of Cb, and Vcc is connected to the − terminal. As shown in FIG. 16B, switching means may be provided that connects the + terminal of Cb to Vcc and the-terminal to the output terminal.
[0119]
As described above, according to this embodiment, the charge pump circuit performs the charge pump operation of K-fold (K ≧ 2) boost or L / M times (where L / M is not an integer) step-down or M / L times boost. And means for changing the step-up or step-down ratio of the charge pump circuit. As a result, for example, the current consumed unnecessarily by the
[0120]
In the negative-direction 6-fold booster circuit shown in FIGS. 10 and 12, −V3B is formed. This −V3B corresponds to a voltage obtained by boosting GND twice in the negative direction with reference to Vcc. On the other hand, the output voltage −V3 of the negative direction double booster circuit 5 in FIG. 1 also corresponds to a voltage obtained by boosting GND twice in the negative direction with reference to Vcc. Therefore, for example, the output voltage −V3 of the negative double boosting circuit 5 may be shared as −V3B in FIGS. 10 and 12 without providing the circuit composed of SWb1, SWa1, Cp1, and Cp2 in FIGS. Is possible. Or, conversely, -V3B of the negative direction double boosting
[0121]
Example 6
The sixth embodiment is an embodiment in which means for stopping the supply of the high voltage by the charge pump circuit is provided for a given period after the input power supply voltage is turned on.
[0122]
When a high voltage (first potential VH, Nth potential VL in FIG. 1) is generated using a charge pump circuit, generation of the high voltage is not stopped for a given period after the input power supply voltage is turned on. The system may not start up normally. One of the reasons is that if the logic part of the driver IC (data line driver, scanning line driver) is not operating normally before the high voltage is generated, the output circuit in the driver IC is short-circuited. Because there are cases. In order to prevent such a situation, for example, a
[0123]
In the configuration of FIG. 1, when supply of VL (Nth potential) is stopped by the
[0124]
Example 7
FIG. 29 is a block diagram of a power supply circuit according to the seventh embodiment. This power supply circuit has a function of generating a voltage obtained by shifting the output voltage of the power supply circuit of the first embodiment shown in FIG. 1 to the high potential side as a whole by Vcc-GND. In the first embodiment shown in FIG. 1, the first to Nth potentials are formed symmetrically with respect to the second input potential GND on the low potential side, but in FIG. 29, the first input potential Vcc is set to the first input potential Vcc on the high potential side. It is formed symmetrically.
[0125]
In order to simplify the description, only the parts different from the first embodiment will be mainly described. The negative-direction
[0126]
In this way, when the output voltage necessary for driving the liquid crystal has a central potential and most of the current consumption flows between the central potential and another voltage, the central potential matches the first and second input potentials. In addition, by using a configuration in which the output voltage is formed by a circuit mainly including a charge pump circuit, power consumption of the liquid crystal display device can be reduced. According to such a configuration, current consumption at the high voltages VH and VL is reduced, so that these high voltages VH and VL can be easily formed by a charge pump circuit having a low output capability. By forming these high voltages with a charge pump circuit with low power loss, the power consumption of the liquid crystal display device can be further reduced.
[0127]
In the seventh embodiment, the negative five-fold booster circuit can be changed to a positive booster circuit, and VH can be double boosted in the negative direction after VH is formed by the contrast adjustment circuit to form VL. is there.
[0128]
Example 8
FIG. 30 shows a block diagram of a power supply circuit according to the eighth embodiment. This power supply circuit has a function of generating a voltage obtained by shifting the output voltage of the power supply circuit of the first embodiment to the high potential side as a whole by ½ × (Vcc−GND). In the eighth embodiment, the first to Nth potentials are formed symmetrically with respect to the midpoint potential of the first input potential Vcc and the second input potential GND.
[0129]
The 1/2 step-
[0130]
If the desired voltage is 5 levels, the
[0131]
Example 9
FIG. 31 shows a block diagram of a power supply circuit according to the ninth embodiment. In the ninth embodiment, the output voltage of the power supply circuit is formed symmetrically with respect to the midpoint potential of the first and second input potentials Vcc and GND. The power supply circuit according to the ninth embodiment is a circuit that drives a liquid crystal panel using a two-terminal nonlinear switching element. The power supply circuit described with reference to FIG. 51 is a system that fluctuates the power supply voltage applied to the Y driver, whereas the power supply circuit of the ninth embodiment outputs a steady voltage that does not fluctuate. FIG. 32 shows an example of a panel drive waveform when this power supply circuit is used.
[0132]
First, FIG. 32 will be described first. VSH is a positive selection voltage, and VSL is a negative selection voltage. VNH is a non-selection voltage after selecting VSH, and VNL is a non-selection voltage after selecting VSL. Each voltage has a relationship of VSH−VNH = VNL−VSL, in other words, a relationship in which the midpoint potential between VNH and VNL is equal to the midpoint potential between VSH and VSL. The horizontal axis t is a time axis, and one scale corresponds to the length t1H of one selection period. The column electrode drive waveform is an example when the gradation means is a pulse width gradation. As shown in FIG. 32, by making the voltage for driving the column electrode coincide with the non-selection voltage for the row electrode, the configuration of the power supply circuit is remarkably facilitated.
[0133]
Next, the circuit of FIG. 31 will be described. The logic driving voltages Vcc and GND are used as they are for the non-selection voltage and the column electrode driving voltage VNH and VNL at the same time. The negative-direction
[0134]
When a liquid crystal panel using a two-terminal type non-linear switching element is driven by the power supply circuit having the above configuration, the operating voltage of the power supply circuit and the Y driver is nearly twice as high as that in the case of the shaking power supply method. The power consumption of the display device can be reduced. One reason for this is that the voltage applied to the Y driver is static, so that problems that occur in the shaking power supply method do not occur. That is, the problem that the entire parasitic capacitance of the Y driver is charged / discharged with a swinging voltage width, and the problem that a current flows in the Y driver in a short time at the swinging timing do not occur in this embodiment. Even if the high voltage is nearly doubled, the charge / discharge current and short-circuit current of the high voltage system of the Y driver during one selection period occur only in one of several hundred outputs. The increase in current due to the conversion is negligible. Another reason is that the power consumption of the power supply circuit itself is extremely small. This is because the output voltage is generated by a highly efficient charge pump type booster circuit. According to the present embodiment, it becomes possible to drive a liquid crystal panel using a two-terminal nonlinear switching element with about half the power consumption of the shaking power supply method.
[0135]
In the present embodiment, the negative direction
[0136]
If the desired voltage is 5 levels, a half voltage step-down circuit may be added between VCC and GND in FIG. 31 to generate the central potential.
[0137]
Example 10
FIG. 33 is a block diagram of the power supply circuit according to the tenth embodiment. In the tenth embodiment, unlike the ninth embodiment, VNL that is different from the first and second input potentials Vcc and GND is generated. The output voltage of the power supply circuit is formed symmetrically with respect to the midpoint potential of this VNL and Vcc or GND.
[0138]
In the tenth embodiment, Vcc, which is a logic driving voltage, is used as it is as VNH which is a non-selection voltage and also a column electrode driving voltage. The
[0139]
Example 11
FIG. 34 is a block diagram of the power supply circuit according to the eleventh embodiment. The difference from the first embodiment shown in FIG. 1 is that the input power supply voltage includes the third input potential Vee in the eleventh embodiment. In other words, the single power supply configuration (Vcc, GND) is used in the first embodiment, whereas the dual power supply configuration (Vee, Vcc, GND) is used in the eleventh embodiment.
[0140]
The negative-direction
[0141]
FIG. 35 is a block diagram in the case where 1/3 step-down
[0142]
In this embodiment, for ease of understanding, the case where both Vee and Vcc are positive potentials with respect to GND has been described. However, both Vee and Vcc do not need to be positive potentials, and as shown in FIG. One or both of Vee and Vcc may be negative with respect to GND.
[0143]
The present embodiment described above has the following structural features.
[0144]
That is, in this embodiment, the first input potential Vcc on the high potential side and the second input potential GND on the low potential side included in the input power supply voltage are set to the Gth potential among the first to Nth potentials (N ≧ 4). V3 is used as it is as the J-th potential VC. Further, the third input potential Vee on the higher potential side or the lower potential side than the first and second input potentials is used as either the first potential VH on the higher potential side or the Nth potential VL on the lower potential side. Further, a charge pump circuit that performs a charge pump operation based on a given clock and supplies either the first or Nth potential VH or VL directly or through an adjusting means (negative double boosting circuit 72) A charge pump circuit (negative-direction double booster circuit) that supplies the F-th potential (1 <F <N) higher or lower than the G-th and J-th potentials directly or via the adjusting means 73). Further, a charge pump circuit (1) that performs a charge pump operation on potentials other than the first, F, G, J, and N potentials among the first to Nth potentials based on a given clock. / 2 step-down
[0145]
Next, the power consumption of the present embodiment will be described. Assuming that the current consumption of the V3-VC system of the load circuit downstream of the power supply circuit is Ic and the current consumption of the -V3-VC system is Id, according to this embodiment, the power consumption by Ic is Ic × Vcc. . Further, by making the negative direction
[0146]
Although the above has been described with attention paid only to the intermediate voltage, the same applies to the power consumption at VH and VL. That is, if the current consumption of the VH-VC system of the load circuit downstream of the power supply circuit is Ia and the current consumption of the VL-VC system is Ib, the power consumption by Ia and Ib is (Ia + Ib) × 20V. On the other hand, in this embodiment, by making the negative-direction
[0147]
In the eleventh embodiment, as in the first embodiment, a charge pump operation can be performed by generating a clock using LP which is a pulsed clock. Also in the eleventh embodiment, charge pump circuits having various configurations as described in the second embodiment can be employed. Further, various methods as described in the third to sixth embodiments can be adopted to reduce power consumption. Further, in FIGS. 34 and 35, the output voltage is symmetric with respect to GND, but symmetric with respect to Vcc, symmetric with respect to the midpoint voltage of Vcc and GND, a given generated voltage and Vcc or GND. It is also possible to form the output voltage symmetrically with respect to the midpoint voltage. In FIG. 34, the 1/2 step-down
[0148]
Example 12
In the twelfth embodiment, when at least one of the supply of the input power supply voltage is stopped, the supply of the given clock is stopped, or the display off control signal is input, the voltage is supplied by at least one of the first and Nth potentials. It is an Example which discharges the residual charge of a circuit part.
[0149]
FIG. 37 shows a circuit example for discharging VH and VL residual charges when the supply of the input power supply voltage is stopped or the supply of the clock is stopped. In FIG. 37, signals / A and A are clock signals having opposite phases. Trp8 and Trp9 are PMOS transistors, and repeat the operation that one of the transistors is turned on and the other is turned off while the clock is supplied. When Trp8 is turned on, the capacitor Cc1 is charged with the voltage Vcc, and when TrP9 is turned on, the charge of Cc1 is transferred to Cc2. If the time constant of Cc2 and the resistor Rc is set sufficiently larger than the cycle of the clock signal, the input of the buffer Buf becomes a level substantially close to the voltage Vcc. Since one of the transistors is always turned off when the clock stops, the input of Buf becomes GND level by Rc, and the output of Buf also becomes GND level. Even when the supply of the voltage Vcc is stopped, the input and output of the Buf are at the GND level.
[0150]
Trn5 and Trn6 are NMOS transistors, and Trp5, Trp6 and Trp7 are PMOS transistors. Ra1, Ra2, and Rb1 are resistances on the order of several MΩ, and are set to resistance values that are larger than the resistances when Trn5 and TrP5 are on. Therefore, even when these transistors are on, the consumption current flowing through these resistors is small. When the voltage Vcc is supplied and the clock is supplied, Trn5 is turned on because the output of Buf is at the Vcc level. When Trn5 is turned on, the gate of Trp7 becomes the low side, Trp7 is turned on, and the voltage Vee is supplied to VH. Further, the gate of Trn6 becomes the GND level and Trn6 is turned off. The voltage −V3 is an inverted output of the voltage Vcc (see FIGS. 1 and 34), and is approximately at the level of −Vcc when the voltage Vcc is supplied and the clock is operating. As a result, Trp5 is turned on and Trp6 is turned off.
[0151]
When the supply of the voltage Vcc is stopped or the supply of the clock is stopped, the output of Buf and the voltage −V3 become the GND level, and both Trn5 and Trp5 are turned off. When Trn5 is turned off, the gate of Trp7 becomes Vee level, Trp7 is turned off, and the supply from Vee to VH is cut off. The gate of Trn6 is also turned on at the Vee level, and the charge remaining in the VH system is discharged to GND through the resistor Ra3 of about 10 KΩ. When Trp5 is turned off, the gate of Trp6 is turned to the low side, Trp6 is turned on, and the charge remaining in the VL system is discharged to GND through the resistor Rb2 of about 10 KΩ.
[0152]
As described above, according to the present embodiment, when the supply of the voltage Vcc or the clock is stopped, the supply of the voltage Vee is cut off, and the residual charge of the circuit portion to which the voltage is supplied by the voltages VH and VL is discharged. Can be realized with almost no increase in power consumption. As a result, it is possible to prevent an abnormal situation in which a high DC voltage is continuously applied to the circuit portion.
[0153]
FIG. 38 shows an example of a circuit for discharging VH and VL charges by a display on / off signal. The main difference from FIG. 37 is that the signal Don is input to the gate of Trn5. The signal Don is a signal for controlling on / off of the display of the liquid crystal display device, and is a signal that is at a high level (Vcc) when the display is on and at a low level (GND) when the display is off. When Don is at a high level, Trn5 is turned on, whereby the gate of Trp7 becomes low and Trp7 is turned on. As a result, the voltage Vee is supplied to VH.
[0154]
On the other hand, when Don is at a low level, Trn5 is turned off, whereby the gate of Trp7 becomes the same level as Vee and Trp7 is turned off. Thereby, supply of the voltage Vee to VH is interrupted. At the same time, the gate of Trn6 becomes the same level as Vee and Trn6 is turned on. As a result, the charge remaining in the VH system is discharged.
[0155]
As described above, by inputting the display on / off control signal to the power supply circuit of this embodiment, the display on / off of the liquid crystal display device can be easily controlled without increasing the current consumption. Instead of directly inputting the signal Don to the gate of Trn5 as described above, a method of adding a circuit for stopping the clock when Don is low is used to discharge the VH residual charge and display the liquid crystal display device. It may be turned off. Further, as shown in FIG. 4, the liquid crystal display device may be turned off by controlling the reset terminal of the DF to stop the clock and stopping the operation of the charge pump circuit.
[0156]
39A and 39B show circuit examples for discharging VH and VL charges when the input power supply is turned off. For example, in FIG. 39A, when the input power is turned off and Vcc = GND, Trn10 is turned off and the gate of Trn11 is set to the high side. Thereby, Trn11 is turned on, and the VH charge is discharged to GND. In FIG. 39B, when Vcc = GND, Trp10 is turned off and the gate of Trp11 is on the low side. As a result, Trp11 is turned on, and the VL charge is discharged to Vcc.
[0157]
FIGS. 40A and 40B show circuit examples for discharging VH and VL charges when the input power supply is turned off and when a display off signal is inputted. Doff is a signal that becomes high level (= Vcc) when the display is off. When Doff becomes high level, its inversion signal / Doff becomes low level (= GND), whereby Trn10 is turned off and the gate of Trn11 becomes high side. Thereby, Trn11 is turned on, and the VH charge is discharged to GND. In FIG. 40B, when Doff becomes high level, Trp10 is turned off and the gate of Trp11 is set to the low side. As a result, Trp11 is turned on, and the VL charge is discharged to Vcc.
[0158]
Example 13
FIG. 41 shows a configuration example of a liquid crystal display device including the power supply circuit described in
[0159]
VCC-GND is a power input for driving the logic part of the driver IC, and VEE-GND is a high voltage power input for forming a selection voltage. When the power supply circuit is configured as shown in FIG. 1, VEE is not necessary. LP is a latch pulse for the X driver IC, and is usually also used as a shift clock for the Y driver IC including a shift register. Other timing signals and data signals are not shown for the sake of clarity.
[0160]
FIG. 42 shows an example of a driving voltage waveform when the liquid crystal panel is driven by the circuit of FIG. This driving waveform corresponds to the driving waveform when V111 = V122 is set in the driving method described in
[0161]
The voltage necessary for this driving method can be formed by the power supply circuit described in the first to twelfth embodiments. For example, the outputs VC, VH, and VL of the
[0162]
As a logic voltage of the
[0163]
In the above description, VCC is 3.3V. However, when VCC is 5V, it is more effective to reduce power consumption by converting VCC to a lower voltage using an operational amplifier or the like and driving the
[0164]
In the liquid crystal display device having the above configuration, the power supply circuit itself has low power consumption. Furthermore, the charging / discharging current that occupies most of the panel current, that is, the charging / discharging current flowing between the X electrode and the non-selected Y electrode is not supplied from the high voltage system, but a lower logic unit driving voltage. Supplied from the system. Therefore, the power consumption due to the panel current is also greatly reduced, and the power consumption can be significantly reduced as a whole.
[0165]
Example 14
FIG. 44A illustrates another configuration example of a liquid crystal display device. Since the configuration is basically the same as that of the thirteenth embodiment, only portions different from the thirteenth embodiment will be described. In this embodiment, the Y electrode is driven by the 2-line simultaneous selection method.
[0166]
FIG. 44B shows voltages necessary to be applied to the liquid crystal panel in this driving method. For driving the Y electrode, as in the thirteenth embodiment, the non-selection level VC (VM) and the selection levels VH and VL are required. Here, VH and VL are symmetric with respect to VC. For driving the X electrode, three levels of voltages Vx0 to Vx2 are required. Vx1 is at the same potential as VC, and Vx0 and Vx2 are symmetrical with each other about Vx1. For example, in the case of using a normal liquid crystal in which the number of Y electrodes scanned within one frame period is about 240 and Vth (threshold voltage) has an effective value of about 2 V, when VC is 0 V, VH is about 16V and Vx0 are about 2V. That is, the differences from the thirteenth embodiment are only that the center potential is added as the drive voltage for the X electrode, and that VH slightly decreases and Vx0 slightly increases. The power supply circuit of this embodiment is suitable for generating such a symmetrical voltage with low power consumption.
[0167]
When VCC is 3.3 V, a low voltage liquid crystal having an effective value of Vth of about 1.6 V may be used. When VCC is about 1.5V, low voltage liquid crystal is used, and this VCC can be used as it is as Vx0.
[0168]
In the liquid crystal display device of this embodiment, the power supply circuit itself has low power consumption, and the power consumption due to the panel current is greatly reduced for the same reason as described in the thirteenth embodiment. In addition, the maximum voltage required for driving can be lower than that of the thirteenth embodiment, and further power consumption can be reduced. In the comparative example of FIG. 49, if the current consumption in the logic part of the X driver is IXD, the power consumption due to this is IXD × VEE. On the other hand, in this embodiment, the power consumption is only IXD × VCC, and the power consumption can be significantly reduced as compared with the comparative example.
[0169]
Example 15
FIG. 45A illustrates another configuration example of a liquid crystal display device. In this embodiment, the Y electrode is driven by the 4-line simultaneous selection method.
[0170]
FIG. 45B shows voltages necessary to be applied to the liquid crystal panel in this driving method. The driving of the Y electrode requires VC as a non-selection level and VH and VL as selection levels, and VH and VL are in a symmetrical relationship with respect to VC. Driving the X electrode requires five levels of voltages Vx0 to Vx4, and Vx2 is at the same potential as VC. Vx0 and Vx4 and Vx1 and Vx3 are symmetrical with respect to Vx2, and satisfy Vx0−Vx1 = Vx1−Vx2 = Vx2−Vx3 = Vx3−Vx4. For example, when a normal liquid crystal having about 240 Y electrodes scanned within one frame period and Vth having an effective value of about 2 V is used, VH is about 11.3 V when the voltage of VC is 0 V. Vx0 is about 2.9V. That is, the difference from the fourteenth embodiment is that a two-level voltage symmetrical to the center potential is added as the drive voltage for the X electrode, and that VH slightly decreases and Vx0 slightly increases.
[0171]
In particular, when VCC is 3.3 V, since VCC and Vx0 are relatively close to each other, VCC can be used as Vx0 as it is as shown in FIG. In this case, the contrast can be easily adjusted by using a liquid crystal having a slightly higher Vth or setting VEE a little lower.
[0172]
Example 16
FIG. 46A illustrates another configuration example of a liquid crystal display device. In this embodiment, the Y electrode is driven by the 6-line simultaneous selection method.
[0173]
FIG. 46B shows voltages necessary to be applied to the liquid crystal panel in this driving method. The driving of the Y electrode requires VC as a non-selection level and VH and VL as selection levels, and VH and VL are in a symmetrical relationship with respect to VC. To drive the X electrode, 7 level voltages Vx0 to Vx6 are required, Vx3 is the same potential as VC, and Vx0 to Vx6 are Vx0−Vx1 = Vx1−Vx2 = Vx2−Vx3 = Vx3−Vx4 = Vx4-Vx5 = Vx5-Vx6 is satisfied. For example, when a normal liquid crystal having about 240 Y electrodes scanned within one frame period and Vth having an effective value of about 2 V is used, VH is about 9.2 V when the voltage of VC is 0 V, Vx0 is about 3.6V. That is, the difference from the fifteenth embodiment is that a two-level voltage symmetrical to the center potential is added as the driving voltage for the X electrode, and that VH slightly decreases and Vx0 slightly increases.
[0174]
In particular, when VCC is 3.3 V, since VCC and Vx0 are relatively close to each other, VCC can be used as it is as Vx0 as shown in FIG. In this case, the contrast can be easily adjusted by using a liquid crystal having a slightly lower Vth or setting VEE a little higher.
[0175]
The following describes how practical the number of Y electrodes simultaneously selected is. For example, when the number of Y electrodes scanned within one frame period is about 240, when the number of lines to be simultaneously selected is 15 to 16, the maximum voltage width necessary for driving the Y electrodes and the driving of the X electrodes The required maximum voltage width is equal. When a normal liquid crystal having an effective value of Vth of about 2V is used, this voltage is less than 6V. In other words, when the number of simultaneously selected lines is 16 or less, the driving method with a larger number of Y electrodes to be selected simultaneously requires a lower maximum voltage, which is advantageous in reducing power consumption. However, on the contrary, the number of voltage levels required for driving increases and the power supply circuit becomes complicated, and the cost of the X driver IC also increases. Therefore, the number of lines to be simultaneously selected is practically 8 or less. I can say that.
[0176]
In the thirteenth to sixteenth embodiments described above, for example, as shown in FIG. 46A, the first and second input potentials VCC and GND are set to V3, V2, V1, VC, -V1, -V2,- It is used as one of V3 (first to Nth potentials) and also used as a power supply voltage for the logic part of the driver IC. In addition to the input power supply voltage (VEE, VCC, GND or VCC, GND) used in the
[0177]
If none of V3, V2 to -V2, or -V3 matches VCC or GND, a voltage different from VCC or GND is generated by the charge pump operation as described in FIG. This generated voltage may be used as any one of V3, V2 to -V2, and -V3.
[0178]
As shown in FIG. 41 and the like, in the thirteenth to sixteenth embodiments, the X driver latch pulse signal LP or the Y driver shift clock YSCL is used as the pulsed clock input to the
[0179]
Example 17
FIG. 47 shows an example in which the liquid crystal display device of the present invention is mounted on an electronic device. The μPU (micro micro processor unit) 112 controls the entire electronic device, and the
[0180]
In addition, this invention is not limited to the said Example 1- Example 17, Various deformation | transformation implementation is possible within the range of the summary of this invention.
[0181]
For example, the method of using a pulsed clock, the method of changing the boost ratio, the method of performing the charge pump for each horizontal period, etc. are not limited to the power supply circuit having the configuration shown in FIGS. Any power supply circuit including a charge pump circuit for supplying the Nth potential can be applied.
[0182]
The configuration of the charge pump circuit is not limited to that shown in FIGS.
[0183]
In the above embodiment, the charge pump circuit using the latch pulse LP has been described as an example. However, when LP is not used, a non-overlapping clock may be generated using a delay circuit or the like.
[Brief description of the drawings]
FIG. 1 is a block diagram of a power supply circuit according to a first embodiment.
FIG. 2 is a block diagram when an operational amplifier is used to generate V2 and −V2.
FIG. 3 is a circuit diagram illustrating an example of a contrast adjustment circuit.
FIG. 4 is a circuit diagram showing an example of a clock forming circuit.
FIG. 5 is a timing chart for explaining the operation of the clock forming circuit;
FIG. 6 is a basic conceptual diagram of a charge pump circuit.
FIG. 7 is a conceptual diagram of a charge pump circuit for double boosting.
FIG. 8 is a conceptual diagram of a negative-direction double boosting charge pump circuit.
FIG. 9 is a conceptual diagram of a 1/2 step-down charge pump circuit.
FIG. 10 is a conceptual diagram of a negative-direction 6-fold voltage boosting charge pump circuit.
FIGS. 11A and 11B are diagrams for explaining the operation of the circuit of FIG.
FIG. 12 is a conceptual diagram of another example of a negative-direction six-fold boost charge pump circuit.
13A and 13B are diagrams for explaining the operation of the circuit of FIG.
14A and 14B are conceptual diagrams of a charge pump circuit for 3 / 2-fold boosting.
FIGS. 15A and 15B are conceptual diagrams of charge pump circuits for
FIGS. 16A and 16B are conceptual diagrams of a charge pump circuit for 2/3 times step-down voltage.
17A and 17B are conceptual diagrams of a charge pump circuit for
FIG. 18 is a circuit diagram showing a specific example of a negative direction double booster circuit;
19 is a diagram for explaining the operation of the circuit of FIG. 18;
20A and 20B are circuit diagrams showing an example of level shift means. FIG.
FIG. 21 is a circuit diagram showing an example of a charge pump circuit using a diode.
FIG. 22 is a diagram for explaining the operation of the circuit of FIG. 21;
FIG. 23 is a circuit diagram showing an application example of the circuit of FIG. 21;
FIG. 24 is a circuit diagram showing an example of a charge pump circuit provided with two pumping capacitors.
FIGS. 25A, 25B, and 25C are diagrams for explaining a method of performing a charge pump operation for each horizontal scanning period.
FIG. 26 is a circuit diagram showing an example of a charge pump circuit provided with a step-up / step-down magnification change unit.
FIG. 27 is a circuit diagram showing another example of a charge pump circuit provided with a step-up / step-down magnification change unit.
28A and 28B are circuit diagrams illustrating an example in which the supply of high voltage is stopped for a given period after power is turned on.
FIG. 29 is a block diagram of a power circuit according to a seventh embodiment.
FIG. 30 is a block diagram of a power circuit according to an eighth embodiment.
FIG. 31 is a block diagram of a power circuit according to a ninth embodiment.
FIG. 32 is a diagram illustrating an example of a panel drive waveform.
FIG. 33 is a block diagram of a power supply circuit according to a tenth embodiment.
FIG. 34 is a block diagram of a power supply circuit according to an eleventh embodiment.
FIG. 35 is a block diagram illustrating another example of the power supply circuit according to the eleventh embodiment.
FIG. 36 is a diagram for explaining a potential relationship of an input power supply voltage;
FIG. 37 is a circuit diagram showing an example of discharging VH and VL residual charges.
FIG. 38 is a circuit diagram showing another example of discharging VH and VL residual charges.
FIGS. 39A and 39B are circuit diagrams showing another example of discharging VH and VL residual charges. FIGS.
FIGS. 40A and 40B are circuit diagrams showing another example of discharging VH and VL residual charges. FIGS.
41 is a block diagram illustrating an example of a liquid crystal display device according to Embodiment 13. FIG.
42 is a diagram for explaining a drive waveform of the liquid crystal display device of FIG. 41; FIG.
FIG. 43 is a circuit diagram showing an example of level shift means.
44A is a block diagram illustrating an example of a liquid crystal display device according to Embodiment 14, and FIG. 44B is a diagram for describing a potential relationship of drive voltages.
FIG. 45A is a block diagram illustrating an example of a liquid crystal display device according to
FIG. 46A is a block diagram illustrating an example of a liquid crystal display device according to Embodiment 16, and FIG. 46B is a diagram for explaining a potential relationship of drive voltages.
FIG. 47 is a block diagram illustrating an example of an electronic apparatus according to a seventeenth embodiment.
FIG. 48 is a circuit diagram showing an example of a power supply circuit according to a first background example;
FIG. 49 is a circuit diagram showing an example of a power supply circuit according to a second background example;
FIG. 50 is a diagram illustrating an example of a panel drive waveform for explaining a power supply circuit according to a third background example;
FIG. 51 is a circuit diagram showing an example of a power supply circuit according to a third background example;
[Explanation of symbols]
LP Latch pulse
Vcc first input potential
GND Second input potential
VH first potential
V3 G potential
VC J potential
VL Nth potential
1 Clock generation circuit
2 Negative direction 6x booster circuit
3 Contrast adjustment circuit
4 Double booster circuit
5 Negative direction double booster circuit
6 1/2 step-down circuit
7 1/2 step-down circuit
Claims (4)
所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の前記第１電位と低電位側の前記第Ｎ電位のいずれかを、直接に又は調整手段を介して供給する第１のチャージ・ポンプ回路と、
複数のポンピング・コンデンサによりバックアップ・コンデンサを交互に充電するチャージ・ポンプ動作を所与のクロックに基づき行い、前記第１〜第Ｎ電位の中の第Ｉ電位（１＜Ｉ＜Ｎ）を直接に又は調整手段を介して供給するチャージ・ポンプ回路であって、前記第１のチャージ・ポンプ回路よりも電流供給能力が高い第２のチャージ・ポンプ回路と、
前記液晶パネルの表示オフ制御信号が入力された場合に、前記第１及び前記第２のチャージ・ポンプ回路に供給される前記所与のクロックを停止して前記チャージ・ポンプ動作を停止する手段を含み、
高電位側の前記第１電位と低電位側の前記第Ｎ電位のいずれかを供給する前記第１のチャージ・ポンプ回路では、複数のポンピング・コンデンサによりバックアップ・コンデンサを交互に充電するチャージ・ポンプ動作を行わず、
前記第１電位と前記第Ｎ電位の中間の電位である前記第Ｉ電位を供給する前記第２のチャージ・ポンプ回路では、複数のポンピング・コンデンサによりバックアップ・コンデンサを交互に充電するチャージ・ポンプ動作を行うことを特徴とする電源回路。A power supply circuit which is supplied with an input power supply voltage and supplies first to Nth (N ≧ 4) potentials for driving a liquid crystal panel of a liquid crystal display device,
A charge pump operation is performed on the basis of a given clock, and the first charge-supply that supplies either the first potential on the high potential side or the Nth potential on the low potential side directly or via the adjusting means. A pump circuit;
A charge pump operation in which a backup capacitor is alternately charged by a plurality of pumping capacitors is performed based on a given clock, and an I potential (1 <I <N) among the first to Nth potentials is directly set. Or a charge pump circuit supplied via an adjusting means, wherein the second charge pump circuit has a higher current supply capability than the first charge pump circuit;
Means for stopping the charge pump operation by stopping the given clock supplied to the first and second charge pump circuits when a display off control signal of the liquid crystal panel is input; Including
In the first charge pump circuit for supplying either the first potential on the high potential side or the Nth potential on the low potential side, the charge pump alternately charges the backup capacitor with a plurality of pumping capacitors. No action
In the second charge pump circuit that supplies the I potential that is an intermediate potential between the first potential and the Nth potential, a charge pump operation that alternately charges a backup capacitor by a plurality of pumping capacitors A power supply circuit characterized by
前記表示オフ制御信号が入力されて前記第１及び前記第２のチャージ・ポンプ回路に供給される前記所与のクロックが停止し、前記チャージ・ポンプ動作が停止した場合に、前記第１、第Ｎ電位の少なくとも一方により電圧が供給される回路部分の残留電荷を放電させる手段を含むことを特徴とする電源回路。The power supply circuit according to claim 1,
When the given clock supplied to the first and second charge pump circuits is stopped when the display off control signal is input and the charge pump operation is stopped, the first and second A power supply circuit comprising means for discharging residual charges in a circuit portion to which a voltage is supplied by at least one of N potentials.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001180361A JP4010124B2 (en) | 1995-01-11 | 2001-06-14 | Power supply circuit, liquid crystal display device and electronic device |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP294995 | 1995-01-11 | ||
| JP17262095 | 1995-07-07 | ||
| JP7-172620 | 1995-07-07 | ||
| JP7-2949 | 1995-07-18 | ||
| JP18197695 | 1995-07-18 | ||
| JP7-181976 | 1995-07-18 | ||
| JP2001180361A JP4010124B2 (en) | 1995-01-11 | 2001-06-14 | Power supply circuit, liquid crystal display device and electronic device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52155896A Division JP3577720B2 (en) | 1995-01-11 | 1996-01-11 | Power supply circuit, liquid crystal display device and electronic equipment |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006102054A Division JP2006201807A (en) | 1995-01-11 | 2006-04-03 | Power supply circuit, liquid crystal display device, and electronic equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002062858A JP2002062858A (en) | 2002-02-28 |
| JP4010124B2 true JP4010124B2 (en) | 2007-11-21 |
Family
ID=27453749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001180361A Expired - Lifetime JP4010124B2 (en) | 1995-01-11 | 2001-06-14 | Power supply circuit, liquid crystal display device and electronic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4010124B2 (en) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001286126A (en) * | 2000-03-31 | 2001-10-12 | Sanyo Electric Co Ltd | Charge pump power source circuit, display drive device using it and display |
| KR100878244B1 (en) | 2002-09-12 | 2009-01-13 | 삼성전자주식회사 | circuit for generating driving voltages and liquid crystal device using the same |
| KR20050085144A (en) * | 2002-11-25 | 2005-08-29 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | Multi output dc/dc converter for liquid crystal display device |
| JP3741100B2 (en) | 2002-11-26 | 2006-02-01 | セイコーエプソン株式会社 | Power supply circuit and semiconductor integrated circuit |
| JP4645009B2 (en) * | 2003-07-08 | 2011-03-09 | 富士電機システムズ株式会社 | Semiconductor integrated circuit |
| EP2147499B1 (en) | 2007-05-10 | 2016-08-17 | Nxp B.V. | Dc-to-dc converter comprising a reconfigurable capacitor unit |
| JP2009022093A (en) * | 2007-07-11 | 2009-01-29 | Ricoh Co Ltd | Multi-output power supply unit |
| US8212541B2 (en) | 2008-05-08 | 2012-07-03 | Massachusetts Institute Of Technology | Power converter with capacitive energy transfer and fast dynamic response |
| JP2010233380A (en) * | 2009-03-27 | 2010-10-14 | Seiko Epson Corp | Power supply circuit and electronic device |
| US10389235B2 (en) | 2011-05-05 | 2019-08-20 | Psemi Corporation | Power converter |
| WO2012151466A2 (en) | 2011-05-05 | 2012-11-08 | Arctic Sand Technologies, Inc. | Dc-dc converter with modular stages |
| US9882471B2 (en) | 2011-05-05 | 2018-01-30 | Peregrine Semiconductor Corporation | DC-DC converter with modular stages |
| US10680515B2 (en) | 2011-05-05 | 2020-06-09 | Psemi Corporation | Power converters with modular stages |
| CN104756385B (en) | 2012-10-31 | 2018-07-06 | 麻省理工学院 | For the system and method for variable frequency multiplier power converter |
| US8619445B1 (en) | 2013-03-15 | 2013-12-31 | Arctic Sand Technologies, Inc. | Protection of switched capacitor power converter |
| WO2014168911A1 (en) | 2013-04-09 | 2014-10-16 | Massachusetts Institute Of Technology | Power conservation with high power factor |
| WO2015069516A1 (en) | 2013-10-29 | 2015-05-14 | Massachusetts Institute Of Technology | Switched-capacitor split drive transformer power conversion circuit |
| WO2016004427A1 (en) | 2014-07-03 | 2016-01-07 | Massachusetts Institute Of Technology | High-frequency, high-density power factor correction conversion for universal input grid interface |
| WO2016050645A1 (en) | 2014-10-02 | 2016-04-07 | Merus Audio Aps | A multiple output boost dc-dc power converter |
| EP3241275B1 (en) | 2014-12-30 | 2021-02-17 | Infineon Technologies Austria AG | Multi-level class d audio power amplifiers |
| JP6736834B2 (en) | 2015-03-04 | 2020-08-05 | セイコーエプソン株式会社 | Driver, electro-optical device and electronic equipment |
-
2001
- 2001-06-14 JP JP2001180361A patent/JP4010124B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002062858A (en) | 2002-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3577720B2 (en) | Power supply circuit, liquid crystal display device and electronic equipment | |
| JP4010124B2 (en) | Power supply circuit, liquid crystal display device and electronic device | |
| JP3395760B2 (en) | Voltage generation method, electro-optical device, and electronic apparatus | |
| JP4632113B2 (en) | Driving voltage generating circuit and method for liquid crystal display device | |
| JP2001075536A (en) | Booster circuit, source circuit and liquid crystal drive device | |
| US8125432B2 (en) | Common voltage generation circuit employing a charge-pump operation to generate low-potential-side voltage | |
| US5859632A (en) | Power circuit, liquid crystal display device and electronic equipment | |
| CN101165554B (en) | Data driver for driving electrooptical device and acting method thereof | |
| KR20060071339A (en) | Semiconductor integrated circuit for liquid crystal display driver | |
| US7050029B2 (en) | LCD driving system with low power requirements | |
| JPH10319368A (en) | Driving device for display panel | |
| JPH1130974A (en) | Semiconductor for driving control for liquid crystal display device and liquid crystal display device | |
| KR100341068B1 (en) | Digital-to-analogue converters, active matrix liquid crystal display using the same, and digital-to-analogue conversion method | |
| JPH07120718A (en) | Driving voltage generator for liquid crystal display device | |
| KR20070043863A (en) | Apparatus comprising a charge pump and lcd driver comprising such an apparatus | |
| US7099166B2 (en) | Voltage boosting circuit and method | |
| CN100433514C (en) | Power supply circuit including stably operating voltage regulators | |
| JP3821123B2 (en) | Power supply circuit, liquid crystal display device and electronic device | |
| JP2004139107A (en) | Power source circuit, liquid crystal display device, and electronic equipment | |
| JP2006201807A (en) | Power supply circuit, liquid crystal display device, and electronic equipment | |
| JP2849034B2 (en) | Display drive | |
| KR20000010461A (en) | Liquid crystal apparatus using hierarchical charge and discharge of common electrode and method for driving thereof | |
| JPH1152916A (en) | Driving power source circuit for liquid crystal display device | |
| JP3217288B2 (en) | Liquid crystal display device and voltage generating circuit therefor | |
| Doutreloigne | A monolithic low-power high-voltage driver for bistable LCDs |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060403 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060403 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061227 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070814 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070827 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110914 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120914 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130914 Year of fee payment: 6 |
|
| EXPY | Cancellation because of completion of term |