JP4005145B2 - MODEM DEVICE, INSULATED CUPLER USING CAPACITOR INSULATION BARRIER AND INTEGRATED CIRCUIT USED FOR MODEM DEVICE - Google Patents

MODEM DEVICE, INSULATED CUPLER USING CAPACITOR INSULATION BARRIER AND INTEGRATED CIRCUIT USED FOR MODEM DEVICE Download PDF

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Description

技術分野
本発明は、半導体素子、半導体素子上に形成したキャパシタ、特に高電圧を印加しても、素子を破壊せず危険電圧が二次側に通過しない高耐圧のキャパシタである絶縁バリヤ、この絶縁バリヤを用いて電気信号を伝達する絶縁カプラあるいはアイソレータあるいは絶縁アンプ（以下、絶縁カプラと称す）、及び、絶縁カプラを用いた応用回路、特にモデム装置等の回線インターフェイス回路及びそのＩＣ、及び、これらを用いたモデム装置及びシステムに関する。
背景技術
通信分野では、公共性の高いネットワーク設備の保護と端末の保護のために、ネットワークと端末の境界（以下、回線インターフェイスと称す）に高い絶縁性を要求しており、従来から絶縁性の高い通信用の小型トランスが使われてきた。しかし、パーソナル端末の普及発展に伴いポータブル端末用として更なる小型化及び軽量化が要求されており、トランスに使用する材料や構造の改良では小型化の要求に十分答えられない問題が出てきて、絶縁カプラの応用が検討されている。
また、計測，医療などの用途では、センサと信号処理回路など、信号検出部分と信号処理部分とを絶縁する必要がある場合があり、絶縁カプラは、このような場合に、絶縁分離手段として知られている。
これらは、信号電圧が１００ｍＶ程度であるのに対して、商用電源が接触する場合も想定しているのでコモンモード雑音電圧は１００Ｖあるいはそれ以上の電圧が加わる場合がある。これらの点から絶縁カプラと回線インターフェイスは、高耐圧，小型化，低価格化という観点で共通的な課題がある。
絶縁カプラは、絶縁トランスの機能そのものでもあるが、信号伝達時に雑音の混入する問題があり、例えば、商用電源からの大きなコモンモード雑音電圧が加わると小信号伝送用のトランスでは信号伝送の用をなさない場合があり、専用のパルストランスを用いたトランス型絶縁カプラが使われている。また、絶縁トランスを用いた絶縁カプラは、一般にその実装形態が大きくなり、また、高価になりがちである。
これを改善するために、発光素子と受光素子を組み合わせた光カプラを用いた絶縁増幅器が考案された。しかし、光カプラ型絶縁増幅器は、温度などで特性が変化しやすく、高精度化のために、発光受光ダイオードの数や配置，回路等の改善が提案されているが、高価である。また、ユーザーからは、更に小型化の要求があるが、特に、モノリシック半導体化しようとすると、シリコン半導体プロセス以外に発光，受光用の他の物質の半導体プロセスが必要で、何種類もの製造プロセスを使用することにより著しく高価になることが予想され現実的には実現出来ない。
小型化，高信頼化，低価格化の目的で、容量性絶縁カプラが開発されている。絶縁バリヤを構成する個別部品としての高耐圧のキャパシタ技術は電力用あるいはサージ保護用セラミックキャパシタが知られており、これを用いた信号伝送用の回路ブロックは容量性絶縁アンプまたは容量性絶縁カプラと呼ばれ、１９７０年代から使われている。
容量性絶縁バリヤを通じて信号を伝送する際の伝送方式には、主にＰＷＭ方式（パルス幅変調方式あるいはデューティ制御方式と呼ばれる）が使われるが、ＰＷＭ技術は、この容量性絶縁カプラに使われる以前に、絶縁トランスや光カプラを用いた絶縁バリヤの構成技術として知られている。
容量性絶縁カプラでは、さらに、小型化，低価格化，高信頼化を目的として、セラミック基板上に形成した小容量キャパシタの絶縁バリヤとフローティングコンパレータを用いて、デューティサイクル変調方式の絶縁増幅器が提案されている。また、さらに小型化するために容量値を下げる提案があり、約１ないし３pFと小さい絶縁バリヤを用いて伝達波形を微分波形とし、微分波形からＦＭ（周波数変調）やＰＷＭ変調波形を再生してから、復調する絶縁増幅器の技術が提案されている。
モデム等の回線インターフェイス応用では、USP4,757,528［Thermally coupled Information transmission across electrical Isolation boundaries．］（以下５２８特許と称す）及びISSCC86 conference record THPM14.3（以下“発表”と称す）で、Scott L. Falater（Harris Semiconductor）らは、容量性絶縁バリヤを用いたモノリシック半導体化のアイディアについて開示している。
また、モノリシック化ではないが、特開平7−307708号公報では、３つの容量性絶縁バリヤとこれを用いたデジタルＰＷＭ信号伝送のモデム応用回路方式が提案されている。
今後、これらの回路は、さらに、小型化，低価格化の要求があり、この観点で、これら従来技術を検討すると以下のような課題と問題点がある。
５２８特許以前の技術は、高耐圧性能を有する絶縁バリヤと、入力信号を受けてＰＷＭ波形を作成する入力回路と、ＰＷＭ波形を再生し復調する出力回路とは別部品であり、これらを組み合わせて実装し、１つの絶縁カプラとして構成している。例えば、セラミック基板上に容量性絶縁バリヤを構成し、同一パッケージ上に、２つ以上の半導体チップを実装して、絶縁カプラを構成している。つまり、多くの部品を使用した構成になっている。
また、５２８特許及び発表では、モノリシック半導体で応用回路である回線インターフェイスを構成するアイデアとして、原理となる回路模式図と説明によって容量性絶縁バリヤとＰＷＭ伝送方式を用いることが示されている。また製法は、モノリシック半導体上にＤＩ（誘電体分離）プロセスによる容量性絶縁バリヤとＰＷＭ回路からなる絶縁カプラを形成し、この絶縁カプラを組み合わせて、音声帯域の信号を伝送するとしている。しかし、開示されているのは熱パルスによる絶縁スイッチの制御に関する技術であり、モノリシック半導体基板上に、どのような構造の絶縁バリヤや回路を、どのような方法によって構成するのか、その結果どのように動作して、どのような効果を示すのかは開示されていない。
さらに、特開平7−307708号公報では、従来１つの伝送パスに２つの絶縁バリヤが使われてきたのに対して、３つの容量性絶縁バリヤで３つの信号を伝送する回路構成が示されているが、どのように動作させて信号伝送するのかは示されていない。もちろん、これらの回路を絶縁バリヤを含めてモノリシック化する提案はない。
ユーザーは、モデム回路や絶縁カプラの更なる小型化と低価格を要求しており、この実現のためには、モノリシック半導体化を進めることが必要不可欠だと考えられる。しかしながら、以上のような従来の技術は、モノリシックＩＣ化絶縁カプラ，モノリシックＩＣ化応用回路、及び、モノリシックＩＣ化回線インターフェイス回路を実現するに当たって、容量性絶縁バリヤ，容量性絶縁バリヤを用いるための回路、それらの配置，配置した回路間の絶縁方法などを、半導体基板の上に、どのように構成して、どのように動作させるのかの技術については、開示されていない。従って、モノリシックＩＣ化する際にどのようにして絶縁耐圧を実現するのか、また半導体上に作成した高耐圧容量の特性もまったく知られていない。
また、複数の絶縁カプラを同時に平行して動作させる場合には、一般に、ある絶縁カプラの動作によって定常的にノイズが発生し、発生するノイズにより他の絶縁カプラにクロストークが生じて絶縁カプラの伝送特性に影響し、これによって、絶縁バリヤを経由して伝送する信号のＳ／Ｎが劣化する。特にモデム応用のように信号レベルが小さい上に、上りと下りの信号の振幅が大きく違う場合には小さなクロストークも問題である。しかし、これらの問題点に着目して対応した公知技術はない。
発明の開示
本発明の目的は、回線と端末の間に必要な絶縁手段を内蔵しつつ、小形で経済的な回線インターフェース回路およびモデム装置を実現することにあり、この為に必要なモノリシックの絶縁バリヤ、及び、該絶縁バリヤを用いたモノリシック絶縁カプラ、及びこれを用いた応用回路ＩＣ、特に回線インターフェイス回路ＩＣを実現することにある。
本発明の他の目的は、半導体基板上に容量性絶縁バリヤを構成する技術を提供することにある。
本発明のさらに他の目的は、半導体基板上に容量性絶縁バリヤを用いた絶縁カプラを構成する技術を提供するにある。
本発明のさらに他の目的は、半導体基板上に絶縁カプラを複数用いた応用回路とくに回線インターフェイスにおいて、その構造，配置，動作方法を提供する。さらに、絶縁カプラ間のタイミングの同期方法などタイミングハザードやクロストークによる信号の劣化を低減する技術を提供するにある。
本発明のさらに他の目的は、絶縁カプラを用いて回線インターフェイスを構成するに対して、回線で通信しないときに低漏洩電流を実現することにある。
本発明のさらに他の目的は、絶縁カプラにおけるサージ電圧に対する破壊耐力改善技術を提供するにある。
本発明のさらに他の目的は、絶縁カプラを使用することによってモデム装置およびシステムを小型化、経済化することにある。
本発明では、大サイズで、且つ高価という従来の問題点を解決するために以下の手段を用いる。
（１）絶縁バリヤとして、埋め込み絶縁層を内層とする半導体ウェーハ（ＳＯＩウェーハ）の表面に、絶縁層に達する絶縁性の帯（以下絶縁帯と称す）を形成し、該絶縁帯の側壁の間で絶縁バリヤを形成する。また、
（２）絶縁バリヤ及び絶縁帯で囲んだ複数の回路領域を形成して領域間を絶縁し、モノリシック化した絶縁カプラを形成する。なお、
（３）絶縁カプラには、キャパシタ出力を受ける回路にはアンプやコンパレータなどの少なくともキャパシタ出力信号用の増幅手段を設ける。また、
（４）モデム装置等の回線インターフェイス回路には、複数のモノリシック絶縁カプラと回線側回路と端末側回路とを設ける。
（５）ＩＣ集積化の形態は
▲１▼高耐圧デバイスを含む回線側回路
▲２▼低耐圧デバイスであるＡＦＥ（Analog Front End）を含む端末側回路
▲３▼全てを一体化する形態があり、
これらはモノリシック絶縁カプラによってサポートされる。
（６）低圧側としては特にＡＦＥに複数のモノリシック絶縁カプラを内蔵する形態がある。
（７）モノリシックＡＦＥ集積回路（Ｉ−ＡＦＥ）を用いて回線インターフェース回路を構成し、モデム回路を実現する。
（８）ＤＳＰ（Digital Signal Processor）とＩ−ＡＦＥとからなるモデム回路と接続して動作させるに、ＤＳＰの動作クロックを利用してＤＳＰとＩ−ＡＦＥとこれら絶縁カプラのタイミング同期を取る。
このようにすることで、絶縁層と絶縁バリヤによって高耐圧を実現し、増幅手段によってストレーキャパシタによる信号振幅の低下を補償し、または動作タイミングを同期することによってクロストークによる信号の劣化を低減して、小型で高性能な絶縁カプラ及びモデムインターフェイス回路を実現することができる。
以下さらに、本発明について、若干具体的に説明する。
本発明では、埋め込み絶縁層を内層とする半導体ウェーハを加工して、絶縁バリヤ，絶縁カプラ，絶縁カプラの応用回路、特に回線インターフェイス回路を形成し、必要に応じて絶縁層と配線層を重ねて、さらに、絶縁を兼ねた保護層を形成して半導体ＩＣとする。各回路は、絶縁層と絶縁帯と絶縁保護層で囲み、絶縁する。絶縁帯とは、例えば半導体層の表面から絶縁層に達する１ないし３ミクロン幅程度の帯状の絶縁パターンであり（厚さは半導体層の厚みに等しく、例えば１０ないし５０ミクロンになる）、絶縁帯は、半導体面から絶縁内層に達する所定パターンの溝を形成しこれを絶縁物で埋め込むトレンチ法、また、半導体層に酸素イオンを打込んで絶縁領域を作成するイオン打込み法などによって形成する。以下、絶縁帯で囲んだ部分を電極領域，回路領域などと“領域”を付けて称す。
本発明の絶縁カプラの回線インターフェイス応用では、複数の絶縁カプラを内蔵する必要があるが、この場合、複数の容量性絶縁カプラと回線側回路と端末側回路とを設けたモノリシック回線インターフェイスＩＣをＤＳＰとＡＦＥとからなるモデム回路と接続して動作させるに、ＤＳＰとＡＦＥとこれら絶縁カプラの動作クロックのタイミングの同期を取る。また、モデム信号受信用の絶縁カプラの搬送波クロックは、直流閉結制御信号伝達用カプラのクロックから再生して用いる。また、直流閉結制御は、絶縁バリヤを使用したチャージポンプ回路によってＣＭＯＳスイッチを駆動して直流閉結する。
本発明の絶縁カプラにおける絶縁バリヤは、絶縁帯で囲んで電極領域を形成し、複数の電極領域が絶縁帯の一部を共有するように、また、共有長が必要な容量値を得る長さになるように配置してキャパシタを構成する。なお、３つ以上の電極領域が２つ以上の絶縁領域を共有するように絶縁帯の形状及び配置を設定することによって、つまり、多重トレンチによって、直列接続したキャパシタを形成するようにしてもよい。また、埋め込み絶縁層は、該絶縁帯の幅に対応した絶縁性能を持つ厚さとする。
本発明の絶縁カプラは、該絶縁バリヤと入力回路と出力回路とを同一ウェーハ上に形成することで実現する。各回路は、各々絶縁帯で囲んで他の部分と絶縁する。絶縁バリヤは、原則として入力回路領域及び出力回路領域の境界に配置する。また、これらの回路領域と絶縁バリヤを一まとめにしてさらに絶縁帯で囲むようにする。入力回路及び出力回路には各々ＰＷＭ変調回路及びＰＷＭ復調回路、あるいは、目的によっては、他の回路、例えば、音声周波数帯の信号ではΣΔ変調回路及び復調回路など、振幅方向だけではなく時間軸方向もデジタル化した回路を含める。なお、絶縁バリヤと入力回路及び出力回路との間にダイオードなどの非線型素子で構成した保護回路を配置する。保護回路は回路領域の内部に配置する。
本発明の応用回路は、絶縁カプラに、さらに、絶縁帯で囲んだ応用回路領域を配置することで実現する。複数の該絶縁カプラを含む場合には、絶縁バリヤを絶縁バリヤ配列ラインに沿って配列してもよい。複数の絶縁カプラを動作させる場合には、搬送クロックは必要に応じて同期させる。回線インターフェイス回路への該絶縁カプラの応用では回路領域にＣＭＯＳ回路を含むように、特に、ＣＭＯＳ回路領域をさらに電源線に接続するＰＭＯＳグループ及び接地線に接続するＮＭＯＳグループに分けて、絶縁帯によって分離してもよい。電源配線は複数の絶縁カプラ間にレイアウトする。各絶縁カプラの周囲を電源線及び接地線で囲んでもよい。例えば、ＣＭＯＳ回路にすると、制御電流が不要な電圧制御、および、高オフ抵抗が得られる利点がある一方で寄生トランジスタを含めたPMOSとＮＭＯＳの貫通現象つまりラッチアップが生じがちであるがこのように領域を分離することで生じにくくできる利点がある。
絶縁内層ウェーハを用いることで厚さ方向の高耐圧を実現し、同一ウェーハ上に共有する絶縁帯を持つ２つの電極領域を形成することで極めて小型の絶縁バリヤを実現し、また、同一ウェーハ上に該絶縁バリヤと入力回路及び出力回路の２つの回路領域を形成することで極めて小型の絶縁カプラを実現できる。さらに、電極領域を重ねることで容量を直列に接続して水平方向の高耐圧を実現することにより、プロセスの制約から、１つの絶縁帯の幅を広げられない場合でもさらなる高耐圧を実現できる。さらに、直列容量の配置に際して中間電極をフローティングとすることで強電界部分の跨ぎ配線を少なくなくすることができる。
複数の絶縁カプラを用いる応用の場合には、電極及び絶縁帯など容量性絶縁バリヤの配置を揃えることで、絶縁性能を均質にすることができる。
回線インターフェイス応用の場合に、複数の絶縁カプラの搬送クロックを同期化することで、伝送信号へのＰＷＭクロストークを最小にすることができる。また、回路方式をＣＭＯＳ回路方式とすることで、回線接続スイッチである直流閉結の制御回路を、チャージポンプを用いて、電圧制御することができる。ＣＭＯＳ回路方式は、オフ時のスイッチの高インピーダンスを実現し、低漏洩電流を実現する。なお、絶縁バリヤの各端子には外部接続端子と同様に保護回路を設けることで、サージ雑音によるデバイス破壊を防止することができる。
【図面の簡単な説明】
第１図は本発明の１実施例のモデム装置の回路ブロック図。
図２は第１図のモデム装置の動作タイミングチャート。
第３図は第１図内の絶縁カプラの回路ブロック図。
第４図は第３図の絶縁カプラの動作タイミングチャート。
第５図はモデム信号処理と絶縁カプラのタイミングチャート同期。
第６図はタイミング同期の効果を示すタイミングチャート。
第７図は第１図の回路における回線インターフェイス回路のＩＣのレイアウト。
第８図は第７図のＩＣにおける絶縁カプラの構造図。
第９図は第７図のＩＣにおける絶縁バリヤの構造図。
第１０図は回線インターフェイスＩＣのレイアウトの変形例。
第１１図は本発明に適用する絶縁カプラ方式の回路ブロック図。
第１２図は本発明の他の実施例のモデム装置の回路ブロック図。
第１３図はモデムの他の実施例の効果を示すタイミングチャート。
第１４図は回線インターフェイス回路のＩＣの他の実施例の構造図。
第１５図は本発明の絶縁バリヤの他の実施例の構造図。
第１６図は本発明の絶縁カプラの実施例の構造図。
第１７図は本発明の絶縁カプラの他の実施例の構造図。
第１８図は本発明の絶縁カプラのさらに他の実施例の構造図。
第１９図は本発明の回線インターフェイスＩＣを使用したモデム装置の構造図。
発明を実施するための最良の形態
以下、実施例にしたがって本発明を説明する。
第１図から第９図を用いて本発明の１実施例であるモデム装置について説明する。
第１図は本発明の１実施例のモデム装置の回路ブロック図であり、第１図において、１はモデム、２は回線インターフェイス回路であり、モデム回路１はＤＳＰ（Digital Signal Processor：デジタル信号処理専用プロセッサ）３およびＡＦＥ（Analog Front End）４から、また、回線インターフェイス回路２は端末側回路５，絶縁カプラ６，回線側回路７，高電圧回路８からなっている。モデム１の中でのＤＳＰ３とＡＦＥ４の役割は、ＤＳＰ３がデジタル信号処理、ＡＦＥがデジタル回路とアナログ回路とのインターフェイスを受け持っている。モデム機能の大部分は、ＤＳＰ３が受け持つ。即ち、ＤＳＰ３は、端末との間のデジタル情報をやり取りする一方で、デジタル信号処理によって変調，復調，符号化，復号化，フィルタ処理の処理を行いＡＦＥ４とデジタル信号をやり取りする。ＡＦＥ４は、ＡＤAnalog to Digital）変換やＤＡ(Digital to Analog）変換及びフィルタなどを受け持っている。回線インターフェイス回路２はＤＡＡ（Direct Access Arrangement）とも言い、モデムのアナログ信号を直接に電話回線に接続すると同時に、モデムに応対する交換機との間で、回線側回路７及び高電圧回路８によって、回線接続，ダイヤル信号送出，着信信号検出などの信号をやり取りする機能を持っているほかに、交換機と端末との間の安全上のインターフェイス機能が必要で絶縁カプラ６は、この安全上の境界になるものである。
ＤＳＰ３の内部はＲＯＭ（Read Only Memory：読み出し専用メモリ）３１，ＰＵ（Processing Unit：演算ユニット）３２，ＲＡＭ（Random Access Memory：読み書きメモリ）３３，システムインターフェイス３４，ＳＯＲ（シリアル出力インターフェイス）３５，ＳＩＲ（シリアル入力インターフェイス）３６，Ｉ／Ｏ（入出力インターフェイス）３７，ＣＯＮＴ（ＤＳＰ内部の制御部）３８からなっており、３つのバス３９−１，３９−２，３９−３で接続している。ＤＳＰ３はＤＳＰのシステム制御回路ＣＯＮＴ３８内のソフトによって制御され、約４０ＭＨｚで動作し、ＨＯＳＴ−ＩＦを通じた端末装置からの指令により動作し、またデータを授受する。通常のモデムは送信と受信の同時通信能力があり、送信データは、ＨＯＳＴ−ＩＦから入力すると一旦ＲＡＭ３３に蓄積されＲＯＭ３１内のデータ、既に蓄積された送信信号を用いて信号変換や符号化やフィルタ処理を施してＳＯＲ３５を通じて出力される。また、受信信号はＡＤ信号をＳＩＲ３６から入力した後、ＲＡＭに格納してある送信信号や既に受信した信号とＲＯＭ３１内のデータを用いて各種フィルタ処理や判定処理，符号変換、などを行う。Ｉ／Ｏ３７はＤＳＰ３から外部の回路を制御するための制御信号入出力機能を持っている。
ＡＦＥ４は、ＤＡ変換器４１，ＡＤ変換器４２，クロック分周器４３からなっており、主として、フィルタや変復調処理をつかさどるＤＳＰ３がモデム信号を入出力するインターフェイス手段をになう。端末側回路５は、データ及びクロックの接続回路である。絶縁カプラ６は、送信パス６１，受信パス６２，ＯＦＨＫパス６３，Ｒｄｅｔパス６４からなっており内部構成や動作についての詳細は、後述する。回線側回路７は、２線／４線変換回路７１，ＳＷ制御回路７２，ＯＳＣ（ローカル発信回路）７３からなっており、２線／４線変換回路７１は送信信号パスと受信パスの計４線と回線側の２線とを送信信号が受信側に回り込むのを抑制するハイブリッド回路手段である。高電圧回路８は、直流閉結回路８１及び呼出信号を検出するＲｉｎｇ（呼出信号）検出回路８２からなっており、直流閉結回路８１は回線接続する２つの端子ＴＩＰ及びＲＩＮＧに接続して、制御信号ＯＦＨＫのパス６３およびＳＷ制御回路７２により直流ループを作る手段である。
このモデム回路の構成上の第１の特徴は４つの絶縁カプラ６によって回線側と端末側の回路を分離していることである。当然電源も分離しており、回線側電源は、交換局からの給電を用い、端末側は端末の電源を用いる。第２の特徴は基本クロックをＤＳＰ３から供給していることにあり、図中太い矢印線で示したように、タイミング信号は、モデム３のＣＯＮＴ３８から供給したクロック信号ＤＳＰＣＬＫを用いてクロック回路４３からモデム内のＡＦＥのＡＤ変換タイミング（ＭＣＬＫＳ），ＤＡ変換タイミング（ＭＣＬＫＲ），モデム３のデータ伝送タイミングを得るとともに、回線インターフェイス回路２に供給して絶縁カプラ６の送信パス６１及び制御信号送出用絶縁カプラのＯＦＨＫパス６３に与える。一方、モデム信号の受信パス６２はＯＦＨＫパス６３の再生クロックを用い、また、制御信号受信用絶縁カプラのＲｄｅｔパス６４は受信待機からＲＩＮＧ信号受信時のみ有意なのでＯＦＨＫ信号で発振を制御するものとする。このようにすることでＲｄｅｔ信号パス以外はモデム１内のＤＳＰ３の動作タイミングに同期してする。このようにすることにより後述する効果が得られる。
次に、第２図用いてこの回路のモデム機能としての動作を説明する。第２図には、送信時（ａ）と、受信時（ｂ）に分けたタイミングチャートの一例を示している。送信時は、最初に、端末からの指令に従ってＤＳＰ３がＩ／Ｏ３７を制御して直流閉結制御信号ＯＦＨＫをオンする（Ｔ１）。直流閉結に対して、回線（即ち、交換機）が応答したならば（Ｔ２）回線インターフェイス回路２からダイヤル信号を送出する。これは、ＯＦＨＫ端子を回線規格に合わせてオンオフし直流閉結をオンオフすることで実施する。例えば日本では１０ＰＰＳ（pulse per second以下同じ）または２０ＰＰＳである。ダイヤル信号送出を終えると（Ｔ３）、端末は、回線が相手側モデムと接続されるのを待って（Ｔ４）、モデム１を起動し送信を開始する。モデム１は起動指令にしたがって、あらかじめ決められた手順にしたがってＤＳＰ３のＳＯＲ３５およびＡＦＥ４のＤＡ変換器４１を通じて送信信号ＴＸＡ＋およびＴＸＡ−を発生し、相手モデムとの通信を立ち上げる。回線インターフェイス回路は、ＴＸＡ信号を絶縁カプラ６の送信パス６１を通じて２線／４線変換回路７１に供給する。２線／４線変換回路７１では受信側への回り込みを低減して、直流閉結回路８１を通じてＴＩＰ及びＲＩＮＧ端子から回線に送信信号を送出する。この送信信号に相手モデムが応答する（Ｔ５）と回線上に相手モデムの信号が見えて、逆の経路をたどって、２線／４線変換回路７１で受信信号が選別され、絶縁カプラ６の受信パス６２，ＡＦＥのＡＤ変換器４２，ＤＳＰ３のＳＩＲ３６を経由してモデム１に引き渡され、ＤＳＰの信号処理によって増幅し、フィルタ処理し、復調し、デジタルデータを復元し、受信データとしてホストに引き渡す。通信を停止するときには、端末は、モデム信号のより上位のプロトコルによって端末同士の停止情報をやり取りした後で夫々のモデムに停止指令を出し（ＲＳオフ）、モデムがこれに応じて信号を停止する（Ｔ６，Ｔ７）。このやり取りを終えた時点で（Ｔ８）ＯＦＨＫをオフする。このようにすると、回線接続端子ＴＩＰとＲＩＮＧ間にはＴ１からＴ８までの各タイミングに対応して概略第２図の“ＴＩＰーＲＩＮＧ間”のような信号が現れる。
受信時には、回線側からＲＩＮＧ信号によって起動がかかり（Ｔ１）、回線インターフェイス回路は、これをＲＩＮＧ検出回路８２で検出すると、速やかに絶縁カプラ６のＲｄｅｔパス６４を通じてモデム３に伝達する。モデム３は、これをＩ／Ｏ回路３７で知り、これに応答すると送信時同様に直流閉結制御信号ＯＦＨＫを出力して直流閉結する（Ｔ２）。直流を閉結すると局の交換機はＲＩＮＧ信号を停止する（Ｔ３）ので回線の整定時間を待って（Ｔ４）相手モデムがモデム信号を送信してくるので、これを信号ＲＸＡ＋およびＲＸＡ−として受信して、受信側モデムがモデム信号であると認識すると、これに応答して送信を開始する（Ｔ５）。通信が完了するときも、Ｔ６，Ｔ７，Ｔ８と、送信時とほぼ同様のシーケンスで終了する。これらの受信動作の間、Ｔ１からＴ８までの各タイミングに対応して回線には図のような信号（模式的に示す）が現れる。この動作自体は、通常、規格に従っている。
図３は、第１図の実施例内の絶縁カプラ６の一パスの回路ブロック図であり、図３において、９−１および９−２は後述する容量性絶縁バリヤ、２１は入力回路、２２は出力回路で、この絶縁バリヤによってモデムの端末と交換機との間の安全上の境界を実現している。入力回路２１は、端子１０３を電源及び信号入力とし、変調回路１０４，駆動回路１０５，保護回路１０６からなっており、入力されたアナログ信号を変換及び変調してＰＷＭ（Puls Width Modulation）信号に変換し、絶縁バリヤ９−１及び９−２を通じて出力回路２２に信号を伝達する。出力回路２２は、保護回路１０７，検出回路１０８，復調回路１０９からなっており、端子１１０から電源を供給し、絶縁バリヤ９を通じて来た信号を検出回路１０８で検出し、検出信号から積分回路１３５及び比較回路１３７によってＰＷＭ信号を再生し、また、ＰＷＭ信号から入力信号に対応したアナログ信号を再生する。また、検出した信号からタイミング信号を抽出して、これらの信号を出力する機能がある。
入力側の端子１０３には、電源端子ＶＤＤ１およびＶＤＤ２，接地端子ＶＳＳ１、信号入力として＋と−の差動入力、また、変調タイミングとなるクロック入力端子がある。変調回路１０４は、比較回路１１１、および搬送波発生回路１１２からなっている。駆動回路１０５は、ＰＭＯＳトランジスタ１１３および１１４とＮＭＯＳトランジスタ１１７および１１８とからなるインバータドライバである。保護回路１０６は、ダイオード１２１，１２２，１２３，１２４と抵抗１２９，１３０からなり、出力回路２２側からのサージ電圧進入による回路破壊を防止する。出力回路２２側の保護回路１０７は、抵抗１３１，１３２、およびダイオード１２５，１２６，１２７，１２８からなり、検出回路１０８のトランジスタのゲートを保護している。ＰＭＯＳ１１５，１１６およびＮＭＯＳ１１９，１２０は帰還抵抗１３３及び１３４を持つインバータ構成の検出回路である。検出回路１０８の出力は積分回路１３５に接続する。積分回路１３５は、インバータ出力信号からＰＷＭ波形を再生する。１３６は搬送波のタイミングを再生する回路であり、１３７は比較回路である。出力回路側の端子１１０は、電源端子ＶＤＤ３，ＶＤＤ４とＶＳＳ２から電力を供給して、処理結果の相補型の信号出力＋，−とタイミングクロックを出力する。この構成の特徴は、（１）２つの絶縁バリヤ９−１，９−２を用いていること、（２）外部クロック入力であること、（３）再生クロック出力があることである。なお、通常の入出力保護回路であるために表記しなかったが、この回路ブロック図における端子１０３のうち、信号入力＋と−およびクロック入力には、絶縁カプラとして単独使用する場合には、入力保護回路を設ける。また、この回路構成の説明ではＰＭＯＳ及びＮＭＯＳの組み合わせとして示したが、目的によっては、バイポーラプロセスや混在プロセスであってもよい。また、絶縁カプラを単体使用するのが目的であるときには、クロックを内部発生せさせるようにしてもよい。
次に、第４図を用いて、この実施例の絶縁カプラの動作を説明する。第４図は、図３の絶縁カプラの動作タイミングチャートであり、信号伝送方式は、ＰＷＭ（パルス幅変調）方式である。伝達すべき波形である入力信号の周波数帯域（ここでは最大約３．４ｋＨｚ）より十分高い（ここでは１．２２８８ＭＨｚ：２５６倍以上）搬送波を用い、時間軸を細かい周期Ｔ毎に分け、各時刻における入力信号の大きさを各々のパルス幅ｔに変換して伝送する。入力信号が０ボルトのときにｔ／Ｔ＝０．５、つまり、５０％デューティで、入力信号が正に大きくなるほどパルス幅を大きくし、入力信号が負に大きくなるほどパルス幅を狭くするように、デューティ変換する。なお、入力信号は、コモンモードノイズの影響を低減するために入力信号＋及び入力信号−と差動入力としているが、目的によっては他の入力方式を用いても良い。
第４図は正弦波を＋−入力端子に加えた場合を模式的に示している。絶縁カプラの外から入力した矩形のクロックを搬送波発生回路１１２によって鋸波形に変換して、搬送波とする。変調回路１０４は、比較回路１１１であり、これらの入力信号を受けてパルスのデューティを変化させた出力ＰＷＭ＋及びＰＷＭ−を出力する。駆動回路１０５は、このＰＷＭ＋およびＰＷＭ−波形を駆動回路１０５に入力し、保護回路１０６を通じて絶縁バリヤ９−１，９−２の一方の端子に与える。絶縁バリヤ９−１，９−２のキャパシタ値は、約１ｐＦである。保護回路１０６は、数十ｎｓ程度以下の高電圧サージ波形に効果があるような定数にしてあるので、この駆動波形にはほとんど影響しない。絶縁バリヤ９−１，９−２の他方の電極は、保護回路１０７を通じて検出回路１０８に入力する。この検出回路１０８は、インバータ及び積分回路１３５である。インバータ出力は検出信号＋及びーのように微分波形であり、また、ストレー容量のために著しく減衰しているので、インバータで一旦増幅して積分回路１３５に入力する。積分回路１３５は＋及びーの２つの入力を有する積分器であり、微分波形を入力信号とすることにより図に示すような再生ＰＷＭ信号＋及びーを出力する。タイミング再生回路１３６は、ＰＬＬ回路で、再生ＰＷＭ信号からタイミング信号成分を抽出する。タイミング波形を用いて鋸波形を作成し、これを再生ＰＷＭ信号のタイミングでサンプルホールドすると出力信号＋及び−のような復調波形を再生することができる。
なお、この絶縁カプラの回路動作について説明したが、本発明の実施に当たって、ＰＷＭの実現方法は、他の方法でもよい。例えば、変調波形は、三角波としてもよい。三角波を用いると、変調波形の中心タイミングが一定となるので、例えば、復調回路においてＰＬＬのような高精度のタイミング再生方式を採用できる効果がある。また、出力回路では、積分回路の代わりにセットリセット型のフリップフロップを配置してもよい。インバータ出力である微分波形の立ち上がりタイミングは、ＰＷＭのタイミング情報そのものであり、負荷抵抗やインバータの特性等を適当に選ぶことによって、そのままフリップフロップの制御信号とすることができる。フリップフロップの出力はＰＷＭ波形そのものである。
この動作タイミングの特徴は、送信信号，受信信号，回線接続制御信号の３つの制御信号伝達が平行していることである。このために絶縁カプラを用いた回線インターフェイスでは、信号のクロストークが雑音となってＳＮ比を劣化させる。そこで、この実施例では、ＤＳＰの動作タイミングとモデム処理タイミングと絶縁カプラのタイミングとを同期させて、この劣化を抑制している。これを、次の第５図を用いて説明する。
第５図（ａ）（ｂ）はモデム信号処理と絶縁カプラの動作のタイミング関係を示しており、本実施例の回路構成の特徴は、回線インターフェイス回路の動作タイミングをモデムより供給し、ＩＣ内部の回路動作をこのクロックに同期していることである。第５図において（ａ）はモデム信号処理部分であり、タイミングチャートは模式的であるがチャートの右側に示したような関係にしている。即ち、モデム信号処理部分では、ＤＳＰを３９．３２１６ＭＨｚで動作させ、ＡＦＥには１．２２８８ＭＨｚを供給してＤＡ変換タイミングＭＣＬＫＳおよびＡＤ変換タイミングＭＣＬＫＲとして用いる。ＤＡ変換及びＡＤ変換方式は２５６倍オーバーサンプル方式であるため実質は９．６kspsである。（ｂ）は回線インターフェイス部分のクロックタイミング関係であり、ＤＳＰから供給したクロック信号ＤＳＰＣＬＫをＮＣＬＫＳとして絶縁カプラ６の送信信号パス６１および制御信号パス６３に供給することでモデムの動作タイミングと同期させる。受信信号パスＮＣＬＫＲは制御信号がオン状態のときのみ動作すれば良いので図のようにゲートした波形になっている。また、ＲｄｅｔパスのタイミングＣＬＫ２は回線側回路にてローカル発振するがモデム間の信号のやり取りをする際に制御信号ＯＦＨＫによって停止させる。
このようにＤＳＰ，ＡＦＥ，絶縁カプラの動作タイミングを同期させることによる効果を第６図を用いて説明する。
第６図において、（ａ）は鋸波形を搬送波とする場合のＰＷＭ変調タイミングを示している。変調は、クロック信号を積分して搬送波形となる鋸波形を作成し、伝送信号と比較することでＰＷＭ変調波形が得られる。ここでは受信信号と送信信号とＯＦＨＫ制御信号を示している。受信信号は第１図のＲＸＡ＋，−に示すように、回線での伝送損失の影響を受けて振幅が小さく、−２０から−４５ｄＢｍ程度である。これに対して送信信号は、自分から送信するので振幅が大きく通常は−６から−１５ｄＢｍ程度である。制御信号は、５Ｖのロジックレベルであり最大値である。これらの振幅をＰＷＭデューティに変換すると図のように、小振幅の信号は振れ幅が狭く、大振幅の信号は大きな振れになる。また、信号の性質は、モデム波形は交流信号であるので図のように振れが見え、制御信号は止まってみえる。本実施例では、各絶縁カプラのタイミングを同期しているので第６図のように、搬送波形，変調波形，制御信号のＰＷＭ波形が整列し、相互の干渉を最小にしている。また、モデム回路では、送受信の信号を所定のタイミングでＡＤあるいはＤＡ変換しているがモデムからもらうクロックをこれに同期したものとすることでＰＷＭ部分で周期Ｔ毎にサンプリングしても、影響を最小にすることができる（非同期ではビート雑音の影響がある）。
クロストーク低減の原理をもう少し詳しく説明すると以下のようになる。
パルス幅変調の絶縁カプラを複数個同時に動作させると、ＰＷＭ波形が重なって、立ち上がりや立ち下がりの位置が近づくので、デバイスや回路の電気的な結合によって、自回路の動作によって自回路に発生した雑音が他の回路の動作に影響して、他の回路の立ち上がりや立ち下がりのタイミングを乱す相互干渉、いわゆるクロストークが生じる。ＤＡＡ回路用に３〜５個の絶縁カプラが必要な場合にアナログデータ伝送のためにＰＷＭ絶縁カプラを用いる応用では、この乱れによって波形歪みが生じ、この歪みによって伝送信号のＳ／Ｎが劣化するので、例えば音声信号であれば雑音が増え、モデム応用では伝送誤りとなる。ＰＷＭの搬送クロックタイミングを同期すると図に示すように少なくともロジックレベルのタイミングとアナログ信号のタイミングとの重なりを分けることができる効果がある。また、後述するようなロジックレベルのＰＷＭだけを用いるシステムの場合でもタイミングの乱れがロジックレベル付近に限定されるのでクロストークの影響を最小とする効果がある。
第６図（ｂ）は三角波形搬送波に適用した場合の、ＰＷＭ変調タイミングを示している。この場合には、搬送波が三角波形となるために三角波の両側にＰＷＭ変調タイミングが現れる以外、基本的には同じ問題を含んでいるが、この実施例のようにすることで、同じ効果が得られる。なお、着信検出信号Ｒｄｅｔを伝達する絶縁カプラ１０５用のクロックは回線側に配置した発振器ＯＳＣ１１２にて発生しているために他の絶縁カプラの動作とタイミングが合わないが、ＯＦＨＫ制御信号を入力したときに発振を禁止するようにしており、この作用によって発振回路の動作が、モデム通信を始める以前に停止するので、これによってクロストークの影響を抑制できる効果がある。
第７図は、この回線インターフェイスＩＣのレイアウト構想図である。第７図において、２は回線インターフェイスＩＣであり、２０６−１，２０６−２，２０６−３は絶縁帯であり、それぞれ、回線側の端子領域２０１および回線側回路領域２０２，端末側回路領域２０４及び端子領域２０５を囲んでいる。２０３は絶縁カプラ配列領域で第１図に示す４つの絶縁カプラを１列にならべて配列している。
このレイアウトの特徴は、（１）容量性絶縁バリヤを用いた絶縁カプラを４個用いたこと、（２）回線側回路と端末側回路とを絶縁カプラを間に挟んで分離するように幾何学的に配列したこと、及び、（３）回線側回路及び端末側回路の各々を絶縁帯で囲んだことである。絶縁帯とは、これによって、回線側，端末側、夫々の回路が絶縁分離されて、各領域の中は、一次回路と二次回路間の耐圧を意識せずに自由に設計でき、また、同時に、絶縁能力の評価，管理等が簡素化される利点がある。
なお、この集積回路のパッケージ実装に当たっては、最終的にはパッケージの外に出る部分の空気絶縁に耐える絶縁距離を確保するとともに、内部をモールドして絶縁処理を施すことは言うまでもない。
次に、第８図を用いて、第７図の絶縁カプラ部分の構造について説明する。第８図（ａ）は平面図、第８図（ｂ）は断面図であり、いずれも駆動回路及び検出回路のみを模式化して示している。第８図（ａ）において、２０３は絶縁カプラ領域であり、２０６は絶縁帯、２０７は絶縁バリヤ、２１１は入力回路領域、２１２は出力回路領域である。絶縁帯２０６は、２０６−１から２０６−６まで多くのパターンを形成している。なお、絶縁バリヤ２０７の部分の符号は、煩雑なので一部省略しているが同様である。入力回路領域２１１および出力回路領域２１２は、さらに、ＰＭＯＳ領域２１３，２１４，２１５，２１６およびＮＭＯＳ領域２１７，２１８からなっている。入力回路の入力端子としては駆動回路の２つのインバータ入力端子ＩＮ１，ＩＮ２を示す。また、出力回路の出力端子としては、検出回路の２つのインバータ出力端子ＯＵＴ１，ＯＵＴ２を示す。ＶＤＤ１からＶＤＤ４は分離した電源端子、ＶＳＳ１およびＶＳＳ２は、分離した接地端子である。平面図（ａ）の特徴は、（１）回路領域を絶縁帯によって分離していること、また、（２）絶縁バリヤとして、絶縁帯を櫛の歯状パターンに形成して、対向面積を稼いでおり、また、（３）４つのキャパシタを、横方向に直列接続して２組の絶縁バリヤを形成していることである。これらは、前述のように相補的なＰＷＭデジタル波形で駆動する。２組の絶縁バリヤ間のクロストークは少ないが、問題にするような用途の場合には、これらの間に、即ち、横方向に長いスペースや電源パターンＶＤＤ，ＶＳＳの配線パターンを用意して、絶縁バリヤの間に配置して結合を緩くすると効果がある。また、絶縁カプラを複数使用する場合にも同様な配置で効果がある。また、回路領域の中でＰＭＯＳの領域とＮＭＯＳの領域とは絶縁帯によって分離する。この分離で、仮に回路に予期せぬサージ電圧が印加されても寄生トランジスタの導通による電源間の短絡，貫通、即ちラッチアップ現象は原理的には生じない。
第８図（ｂ）において、２３１は基板、２３２は絶縁層、２３３は半導体層、２３４は保護層であり、多くの絶縁帯２０６によって半導体の領域が形成され、左から、入力回路領域２１１，絶縁バリヤ２０７，出力回路領域２１２を配列している。この構造は、この実施例では、約２ミクロン厚さのＳｉＯ2を絶縁層として内層としたシリコンウェーハ（ＳＯＩ基板）を用意し、この上にホトマスクを使用した薄膜プロセスを用いて各領域を作成している。第８図（ｂ）において、２０６−１から２０６−６の絶縁帯は、約１．５μｍ幅のＳｉＯ2層である。構造的には、絶縁層を内層としたシリコンウェーハ上に、入出力回路領域，絶縁バリヤ領域等の、各領域を絶縁帯２０６によって区分して形成して、さらに、保護層２３４を重ねたようにしている。シリコンウェーハは、単結晶シリコンの基板２３１に、ＳｉＯ2一層、あるいはさらに表面を酸化したポリシリコンを重ねた多層の絶縁層２３２を重ね、さらに単結晶シリコンの半導体層を重ねた構成になっている。張り合わせは、本実施例では、ポリシリコン表面のシリコン酸化膜の表面を鏡面研磨して重ね合わせた後に特定温度で熱処理によって接合する方法を用いる。絶縁帯２０６は、ＳｉＯ2層であり絶縁物である。保護層２３４は、ＳｉＯ2，ＨＬＤあるいはＳｉＮなどの絶縁物でありこの層の中にポリシリコンやアルミニウムによる配線層を含んでいる。絶縁帯２０６は、一旦、溝（トレンチ）を掘ってＳｉＯ2２やＢＰＳＧで埋め込む方法，トレンチ側壁を薄く酸化してからポリシリコンを埋め込む方法、あるいは、ＰＩＱやＳＯＧを塗布する方法、あるいは、上面からの酸素イオン照射で半導体層を絶縁体に変えるなどの方法で形成する。キャパシタは、３つの電極領域２３６，２３７，２３８と絶縁帯２０６で構成する。このようにすると、絶縁層２３２の厚さに比べて絶縁帯２０６の幅に制限がある溝掘り方式の場合でもキャパシタを直列接続することで絶縁耐圧を確保することができる。
また、電気的な要求が絶縁帯１つ分の耐圧で良い場合にも、このようにして２重絶縁を実現することで信頼性の高い部品とすることができる。なお、入力回路領域２１１と出力回路領域２１２は断面で示すと２３５および２３９であり、これらは、２つの絶縁帯で囲まれており、高い絶縁耐圧が得られる構造になっている。このように、複数の回路を基板から絶縁帯及び絶縁層によって物理的に絶縁しているので、この集積回路は、パッケージ実装に際して、フレームに直接接着することができ、熱放散が良い利点がある。
次に、第９図によって、第８図の絶縁カプラにおける絶縁バリヤ部分の構造をさらに説明する。第９図において、（ａ）は平面図、（ｂ）（ｃ）は平面図（ａ）におけるＡ−Ａ′断面図である。第９図（ａ）において、２０７は絶縁バリヤ、２０６−１，２０６−２，２０６−３は約１．５ミクロン幅のＳｉＯ2で形成した絶縁帯、２４１，２４２，２４３は絶縁帯２０６で囲んだ電極領域、２４４および２４５は電極領域２４１および２４２上部の保護層に開けた穴である端子である。第９図（ｂ）において、２３１は約４００ミクロン厚さのＳｉ基板、２３２は約２ミクロン厚さの絶縁層、２３３は約１５ミクロン厚さの半導体層、２３４は約５ミクロン厚さの保護層であり、他の符号は（ａ）と同じである。
断面図からわかるように、絶縁層を内層としたシリコンウェーハ上にホトマスクを使用した薄膜プロセスを用いて各領域を作成している。絶縁帯は、ＳｉＯ2層であり絶縁体である。絶縁帯２０６は、一旦、溝（トレンチ）を掘ってＳｉＯ2で埋め込む方法、あるいは、上面からの酸素イオン照射で半導体層を絶縁体に変えるなどの方法で形成する。キャパシタは、３つの電極領域２４１，２４２，２４３と２つの絶縁帯２０６−１，２０６−３で構成する。絶縁帯２０６を図示したように帯を折りたたむようにパターン化して電極２４１，２４２と２４３が接する長さを長くすることで小さな半導体面積で効率よく容量値を得るようにしている。ちなみに、この実施例では約１６０ミクロンの正方形で約２ｐＦ、耐圧は直流耐圧試験で１絶縁帯当たり約７５０Ｖの絶縁性能が得られている。端子２４４および２４５間に高電圧を印加するが、絶縁バリヤ２０７の外側からみて、電極領域２４１，２４２を絶縁帯で２重に囲んだパターンになっている。なお、絶縁帯２０６のパターンを形成するに当たっては、鋭角のパターンが生じないように、折りたたむ部分や角部分には、可能な限り円弧パターン（半径２ないし５ミクロン）を用いる。絶縁帯２０６−２の部分は他の回路部分と絶縁分離するために必要である。第９図（ｃ）は、絶縁層１層当たりの厚さを厚くできない場合の構造図で、絶縁層を２層とすることで実効的な耐圧を稼ぐことができる。また、多層構造のＩＣには反りが少なからず見られるが、絶縁層を多層とし各層の厚さを調節することで、応力を分散して反りを軽減する効果もある。
なお、第７図のように絶縁カプラを１列に整列してレイアウトした例を示したが、第１０図に示すように絶縁バリヤの配列は変形可能である。すなわち、第１０図は回線インターフェイスＩＣの他のレイアウト構想であり、同図のように、絶縁カプラを２つずつ直角方向に配列している。回線側回路と端末側回路との間には１５００Ｖｄｃの試験電圧が印加されるが、各々の回路領域は、ＳＯＩ基板上に夫々絶縁帯で囲って配置してあるので、かなり自在なレイアウトが可能である。
但し、領域間の配線及び端子の配列やサイズによって、制約を受ける。なお、このレイアウトの場合、回路領域や端子数にアンバランスがある場合に、効率的な領域配置ができる特徴がある。
次に、第１１図を用いて本発明の絶縁カプラの伝送方式を説明する。第１１図には、ブロック図により、（ａ）から（ｆ）までの各種の伝送方式を示している。絶縁バリヤは、本発明のキャパシタである。本発明の絶縁カプラは、絶縁バリヤを２個使用し、レシーバ側をフローティングとしても正確に信号伝送できるように相補波形で駆動する。入力回路は、電源端子ＶＤＤ１と接地端子ＶＳＳ１とから電源供給を受け、入力端子から受けた信号を絶縁バリヤの一方の端子を駆動する波形に変換して出力する。出力回路は、電源端子ＶＤＤ２と接地端子ＶＳＳ２とから電源供給を受け、絶縁バリヤの反対側の端子に現れる波形を検出し出力信号に変換して出力する。変換波形は、振幅方向のみデジタル化するＰＷＭ（パルスデューティ変換）あるいはＦＭ（電圧−周波数変換）、又は、時間軸方向もデジタル化したデジタル伝送方式など様々な方式を使用することができる。
第１１図（ｂ）は、ＰＷＭ伝送方式の場合を示している。ＰＷＭ方式は、入力回路で、入力したアナログ信号を信号帯域の数十倍以上の一定周期Ｔでサンプリングし、振幅を時間軸方向のデューティ（０Ｖ入力を５０％デューティ）に変換して伝送し、出力回路では、これを検出して、再びデューティを振幅値に変換することで入力波形を再生し、アナログ信号を出力するものである。デューティをアナロダ処理することで、原理的には高い分解能を得ることができる。もちろんデジタル信号を伝送しても良い。
（ｃ）は、本発明のデジタル伝送の場合を示している。デジタル伝送では、伝送波形に同一レベルが続かないように例えばマンチェスタ符号などのような符号変換を施してから、絶縁バリヤを駆動し、出力回路では、これを検出して、逆変換し元のデジタル信号を再生する。この場合は入力デジタル信号の転送周波数に同期して符号変換および逆変換を行う。この方法は振幅方向の変換が少ないので雑音の影響を受け難い特徴がある。
（ｄ）は、ＡＤ変換入力を絶縁バリヤを通じて行う場合を示している。入力回路では、アナログの入力信号をＡＤ変換し、さらに、（ｃ）と同じ符号変換を施してから絶縁バリヤを駆動する。出力回路では、これを検出して、逆符号変換してからデジタル信号を出力する。
（ｅ）は、逆にＤＡ変換出力を絶縁バリヤを通じて行う場合を示している。入力回路では、デジタルの入力信号を（ｃ）と同じ符号変換を施してから絶縁バリヤを駆動する。出力回路では、これを検出して、逆符号変換してからＤＡ変換してアナログ信号を出力する。
（ｆ）は、（ｄ）と（ｅ）とを組み合わせてアナログ信号の入出力をＡＤ変換及びＤＡ変換を用いて実施する場合を示している。（ｄ）から（ｆ）の信号伝送方式は、デジタル信号の接続先をＤＳＰとすることにより、モデムなどの音声信号処理アナログフロントエンド及び回線インターフェイスに好適な構成である。
これらの方式は、本発明によりモノリシックＩＣに集積化することが可能になる。具体的に言えば、上記した容量性絶縁バリヤは、２つの回路の間を結合するための回路であるが、基板との間のストレー容量が大きく、入力回路，出力回路，絶縁バリヤを別々に作成して組み合わせる場合とは大きな違いがある。このため、絶縁バリヤでの伝送効率が数分の一と悪いのである。上記した実施例では、出力回路の初段に増幅回路を配置して後に検出処理，復調処理を行うようにしている。
第１２図は本発明の他の実施例のモデム装置の回路ブロック図である。
第１２図において、２５１は、この実施例の回線インターフェイスＩＣであり、２５２は端末側回路、２５３は絶縁カプラ、２５４回線側回路、２５５は高耐圧回路である。また、端末側回路２５２は、ＤＳＰインターフェイス２５６，モデムデータの出力インターフェイスＳＯＲ２６１，モデムデータの圧縮回路２６２，送信側マルチプレクサ２６３，汎用出力レジスタのマスタレジスタＧＯＲＭ２６２，誤り訂正回路２６５，受信側マルチプレクサ２６６，受信モデムデータの伸長回路２６７，モデムデータの入力インターフェイスＳＩＲ２６８，汎用入力データの誤り訂正回路２６９，汎用入力レジスタのスレーブレジスタＧＩＲＳ２７０からなっており、絶縁バリヤ２５３は、送信パス用絶縁カプラ６−１及び受信パス用絶縁カプラ６−２からなっており、回線側回路２５４は、送信パスは、回線側送信パスのマルチプレクサ２７１，送信モデムデータの伸長回路２７２，ＤＡ変換器２７３，汎用出力信号の誤り訂正回路２７４，スレーブの汎用出力レジスタ２７５，ＡＤ変換器２７６，ＡＤ変換データの圧縮回路２７７，マルチプレクサ２７８，マスタの汎用入力レジスタＧＩＲＭ２７９，入力データの誤り訂正回路２８０，２線／４線変換回路２８１，ＳＷ制御回路２８３からなっており、高耐圧回路２５５は、直流閉結回路２８２及び呼出信号検出回路２８４からなっている。
この回路構成の特徴は、第１にＡＤ変換器及びＤＡ変換器を回線側に配置して、絶縁カプラを通る信号をデジタルデータとしたことにある。このために、後述するように、絶縁バリヤを通す際の耐雑音性能が格段に改善する。また、第２は、ＡＤ変換信号およびＤＡ変換信号を一旦圧縮して絶縁カプラを通すこととし、この空いた部分に制御信号を誤り訂正符号化してはめ込み、絶縁カプラ６を６−１及び６−２の２つと半減していることである。絶縁バリヤを半導体基板上に搭載すると大きな面積を必要とするので、データの圧縮伸長及び誤り訂正などの回路追加部分の面積増加を考慮しても、絶縁カプラの個数が少なくなることは、チップ面積を小さくする上で有利である。さらに、第３は、機能的には図１と殆ど同じであり、高耐圧回路２５５の内部回路，回線側回路２５４における２線／４線変換回路２８１，ＳＷ制御回路２８３はまったく同じ機能である。また、第４は、マルチプレクサ２６６には絶縁カプラ６−２の再生クロック及びＤＳＰからのクロックの両方を入れてタイミング調整をしていることである。１ビットあるいは２ビットのバッファメモリを配置することでタイミングの調整をすることができる。第５は、汎用入出力レジスタＧＯＲ，ＧＩＲが、マスタレジスタの内容をスレーブレジスタに逐次転写していることである。もちろんこの回路の変形として、技術が進歩して絶縁カプラがさらに小さくなった場合に雑音が少なく誤りにくいときには圧縮や、誤り訂正やマルチプレクサを省略しても良い。
次に、第１３図を用いてこの実施例の効果を説明する。
第１３図において、（ａ）は、鋸波形を搬送波に用いた場合、（ｂ）は三角波を搬送波に用いた場合を示しており、両図のように送信信号および受信信号がアナログ信号であっても、絶縁バリヤにはデジタルＰＷＭ信号しか通過せず、ＤＳＰ，モデム処理，絶縁カプラの動作タイミングを同期していることにより、絶縁バリヤでの伝送誤りに最も耐える性能とできる。
第１４図は、回線インターフェイスＩＣを２チップ構成とした場合を示している。第１４図において、２９１は、回線インターフェイスチップ、２９２は端末インターフェイスチップであり、回線インターフェイスチップ２９１には、端子領域２９３，回線側高電圧回路領域２９４，端子領域２９５を配置し、端末インターフェイスチップ２９２には端子領域２９６，回線側低電圧回路領域２９７，絶縁カプラ領域２９８，端末側回路領域２９９，端子領域３００を配置した。回線側高耐圧回路領域２９４には、直流閉結回路及び着信（ＲＩＮＧ）検出回路を配置した。また、端末インターフェイスチップ２９２の回線側低電圧回路領域２９７には２線／４線変換回路，ＯＦＨＫスイッチ（ＳＷ）制御回路及び発信回路を配置した。このようにすることにより、高電圧の回路素子が必要な回線インターフェイスチップ２９１のプロセス条件を絶縁バリヤや低電圧である回路素子の回路と切り離すことにより効率の良いプロセスを選択できる利点がある。また、１つのＩＣチップのサイズを小さくすることでプロセスにおける総合的な歩留まりの影響を低減して、ウエーハ当たりのＩＣチップ取得数を増やす効果もある。また、回線インターフェイスチップは個別部品を用いてディスクリート回路としても良い。このようにすることにより、端末インターフェイスチップにはロジック信号及びモデムの信号レベルの信号だけになり、直接回線と接続する部分がなくなるので、モデム以外の応用など、例えば、多機能電話機の内部回路に用いるなど適用範囲を広げやすい効果が生まれる。
第１５図は、絶縁バリヤの他の実施例の構造図で、（ａ）は１重絶縁、（ｂ）は２重絶縁、（ｃ）は２重絶縁の他の変形した実施例の平面図である。第１５図において、２０７は絶縁バリヤ、２０６−１，２０６−２，２０６−３は絶縁帯、２４１，２４２は絶縁帯２０６で囲んだ電極領域、２４４および２４５は電極領域２４１および２４２上部の保護層に開けた穴である端子、３０１−１及び３０１−２はしきりである。第１５図（ａ）及び（ｂ）は、第９図の実施例同様に絶縁帯に一切の鋭角をもたないパターンの実施例を示している。
第１５図（ａ）のパターンの特徴は、絶縁帯２０６−１および２０６−２の一筆書きで端子２４４，２４５を有する電極領域２４１，２４２を形成したことにあり、このようにすると、Ｔ字状に絶縁帯同士が接続する部分を排除することができ、トレンチ法で溝を埋めるときの効率が良いばかりでなく、電界の集中を軽減する効果がある。第１５図（ｂ）も同様で、このパターンの特徴は、絶縁帯２０６−３および２０６−４の一筆書きで端子２４４，２４５を有する電極２４１，２４２を形成し、これらをそれぞれ、絶縁帯２０６−１，２０６−２でさらに囲んだことにあり、これによって、絶縁帯２０６−１と２０６−３との間、絶縁帯２０６−３と２０６−４との間で形成した中間電極が形成され、このために２倍の耐圧性能を出せる効果がある。第１５図（ｃ）のパターンは、第１５図（ａ）及び第９図の実施例の変形例であり、２つのＴ字部を許せば絶縁帯２０６−３で囲ったことで面積効率の良い絶縁バリヤを実現することができる効果がある。（ａ）（ｂ）の方法は、さらに直列数を増やす場合にも効率よく展開できる。
本発明は、絶縁カプラ単体としても有効であり、これを第１６図を用いて説明する。第１６図は、本発明の絶縁カプラの１実施例の構造図であり、第１６図における絶縁カプラ２０３は、第８図の絶縁カプラ部分に、入力回路用の端子領域２０１および出力回路用の端子領域２０５を設けそれぞの端子を配置したもので、約２ｍｍ平方の大きさである。このようにすることにより超小型のアナログＰＷＭ方式のモノリシック絶縁カプラ部品ができる。これは、もちろん後工程でパッケージに実装して使用するがモノリシックであるので極めて小型なために、計測器のプローブや医療用の各種センサのような応用装置の内部に実装し、これらの装置の小型化，高性能化に貢献することができる。
また、第１７図は、第１６図の２つの絶縁カプラを１チップに搭載する場合のレイアウト構想図である。第１７図において、２０３は２カプラ内蔵１チップ絶縁カプラであり、２０３−１，２０３−２はそれぞれ内蔵する絶縁カプラ１および絶縁カプラ２であり、各々絶縁帯２０６−１および２０６−２で囲んである。このレイアウトの特徴は、（１）各絶縁カプラを絶縁帯６２−１及び６２−２で囲んだこと、及び、（２）電界が集中する絶縁バリヤを整列したことである。このようにすることで、２つの入力と２つの出力間のいずれとの間に対しても絶縁耐圧を確保することができ、絶縁耐圧を維持しながら自由に各回路要素を配置することができる効果がある。また、この構造により、不要な電気回路的な結合を最小とすることができ、応用範囲を広げることができる。
第１８図は、本発明の絶縁カプラのさらに他の実施例であり、絶縁帯によって各々絶縁した入力回路及び出力回路を集積回路化して、セラミックキャパシタを絶縁バリヤと組み合わせて絶縁カプラとする場合の集積回路と絶縁カプラの構造を示している。第１８図において、（ａ）はチップレイアウトの概要であり、（ｂ）はこのＩＣとセラミックキャパシタの回路基板への実装断面図である。第１８図（ａ）において、３０３は絶縁カプラ用ＩＣであり、２０６−１および２０６−２はそれぞれ入力回路領域及び出力回路領域を囲む絶縁帯であり、３０４は外付け絶縁バリヤ、端子領域２０１および２０５はそれぞれ外付け絶縁バリヤ３０４との接続端子Ｃ１−ＯおよびＣ２−Ｏ，Ｃ１−ＩおよびＣ２−Ｉを加えている。その他の符号は第１６図と同じ意味である。
第１８図（ｂ）において３０３は絶縁カプラ用ＩＣ、３０５および３０６はハンダである。３０７は回路基板で、両面に銅箔３０８，３０９，３１０，３１１の回路接続パターンを有し、必要に応じてスルーホール３１２，３１３を設けてある。回路基板３０７は絶縁性を損なわぬ範囲で必要に応じて銅箔を多層にしても構わない。絶縁バリヤ３０４はチップキャパシタであり、回路基板にハンダ３１６，３１７によって表面実装する。このようにすることで、半導体集積回路で比較的大きな面積を占める絶縁バリヤを別チップとして、絶縁カプラの形状寸法は大きくなるが現実的な価格としたり、また、絶縁バリヤのキャパシタ値を積極的に大きくして動作タイミング周波数を自由に選択できる構成法も可能になる。すなわち、キャパシタ値を大きくすることで低周波数特性が向上するので波形伝送しやすくなり、例えば、チャージポンプ回路などにより小さな電力伝達も可能になる利点がある。
以上のように、これらの実施例によれば、半導体集積回路上に無理なく絶縁カプラを形成することが可能であり、集積回路の用途を大きく広げることができる。また、このようにして形成した絶縁カプラは、小型化と低価格化に大きく貢献する効果がある。
第１９図は、本発明のモノリシック回線インターフェイスをカードモデム装置に応用した実施例の概念を示す構造図で、第１９図（ａ）は本発明の実施例、第１９図（ｂ）は従来のカードモデムである。第１９図（ａ）において、４００は本実施例のカードモデム全体を、４０１は本実施例の回路基板を、４０２は本実施例の回線インターフェイスＩＣを、４０３はＡＦＥを、４０４はＤＳＰを、４０５はその他のＩＣを、４０６は回線側コネクタを、４０７はＰＣ側コネクタを、４０８はバリスタを、４０９は高耐圧キャパシタを、４１０はキャパシタを、４１１から４１６はその他の抵抗及びキャパシタ等のチップ部品である。第１９図（ｂ）において、４５０は従来のカードモデム全体を、４５１は、従来の回路基板を、４５２は従来の回線インターフェイスであるライントランスを、４５３はＡＦＥを、４５４はＤＳＰを、４５５はその他のＩＣを、４５６は回線側コネクタを、４５７はＰＣ側コネクタを、４５８はバリスタを、４５９は高耐圧キャパシタを、４６０はキャパシタを、４６１から４６６はその他の抵抗及びキャパシタ等のチップ部品である。この図はカードモデムの断面を模式的に示したもので、比較して明らかなように、従来のカードモデム４５０は、回路基板４５１をくり貫いて、くり貫いた部分にライントランス４５２を配置しているのに対して、本発明の実施例では回線インターフェイスＩＣ４０２を４０２から４０５に示す他のＩＣとほぼ同様に実装できる。このために、回路基板４０１をくり貫く必要がなく経済的である。また、特殊なトランスを使用しないことでも経済的にできる可能性がある。さらに、トランスを省略できることで、更なる小型化の可能性を持っている。
以上説明したように、本実施例によれば、基板が浮動電位のときに、一次回路及び二次回路と基板との間の結合容量を大きくとるか半導体の外で基板と電源との間に大きな容量を接続することによってクロストークの影響を軽減することができる効果がある。
なお、基板を浮動電位にしたときに最も高い耐圧性能が出せるのは、基板と入力回路の間の結合容量と、基板と出力側回路との結合容量とが、等しい値のときである。しかし何らかの条件で、この容量のバランスが取れない場合には、上記した外付け容量によって、クロストーク対策をかねて兼用することができる。なお、この容量としてサージ吸収素子を用いる事も可能であり、この場合、上記した効果のほかにサージ抑圧の効果が得られる。
産業上の利用可能性
本発明によれば、小型で高性能な絶縁カプラ及びモデムインターフェイス回路、及び小型で経済的なモデム装置を実現できる効果がある。Technical field
The present invention relates to a semiconductor element, a capacitor formed on the semiconductor element, particularly an insulating barrier that is a high voltage capacitor that does not destroy the element even when a high voltage is applied and does not pass dangerous voltage to the secondary side. Insulating couplers or isolators or insulating amplifiers (hereinafter referred to as insulating couplers) that transmit electrical signals using, and application circuits using insulating couplers, especially line interface circuits such as modem devices and their ICs, and these The present invention relates to a used modem apparatus and system.
Background art
In the field of communications, in order to protect highly public network equipment and terminals, high insulation is required at the boundary between the network and the terminal (hereinafter referred to as the line interface). Small transformers have been used. However, with the widespread development of personal terminals, further miniaturization and weight reduction are required for portable terminals, and there is a problem that improvement in materials and structures used for transformers cannot sufficiently meet the demand for miniaturization. Application of insulating couplers is being studied.
In applications such as measurement and medical care, it may be necessary to insulate the signal detection part and the signal processing part, such as a sensor and a signal processing circuit. In such a case, the insulation coupler is known as an insulation separation means. It has been.
Since the signal voltage is about 100 mV, it is assumed that the commercial power supply is in contact with the signal voltage. Therefore, the common mode noise voltage may be 100 V or higher. From these points, the insulation coupler and the line interface have common problems in terms of high breakdown voltage, downsizing, and low cost.
The insulation coupler is the function of the insulation transformer itself, but there is a problem that noise is mixed in during signal transmission.For example, when a large common mode noise voltage from a commercial power supply is applied, a transformer for small signal transmission is used for signal transmission. In some cases, a transformer type insulation coupler using a dedicated pulse transformer is used. Insulating couplers using insulating transformers generally tend to be large in mounting form and expensive.
In order to improve this, an isolation amplifier using an optical coupler in which a light emitting element and a light receiving element are combined has been devised. However, the characteristics of the optical coupler type insulation amplifier are likely to change depending on the temperature and the like, and improvement of the number, arrangement, circuit, etc. of the light emitting / receiving diodes has been proposed for high accuracy, but it is expensive. In addition, there is a demand from users for further miniaturization, but in particular, when trying to make a monolithic semiconductor, in addition to the silicon semiconductor process, a semiconductor process of other materials for light emission and reception is necessary, and many kinds of manufacturing processes are required. It is expected to become extremely expensive due to use, and cannot be realized practically.
Capacitive insulating couplers have been developed for the purpose of miniaturization, high reliability, and low price. High-voltage capacitor technology as an individual component that constitutes an insulation barrier is known as a ceramic capacitor for power or surge protection, and a circuit block for signal transmission using this is a capacitive insulation amplifier or capacitive insulation coupler. Called and used since the 1970s.
The PWM method (called the pulse width modulation method or the duty control method) is mainly used as the transmission method when transmitting a signal through the capacitive insulation barrier, but before the PWM technology was used for this capacitive insulation coupler In addition, it is known as a construction technique of an insulation barrier using an insulation transformer and an optical coupler.
For capacitive isolation couplers, a duty cycle modulation type isolation amplifier is proposed by using a small-capacitor capacitor insulation barrier and floating comparator formed on a ceramic substrate for the purpose of miniaturization, cost reduction and high reliability. Has been. In addition, there is a proposal to lower the capacitance value for further miniaturization. The transmission waveform is differentiated using an insulation barrier as small as about 1 to 3 pF, and FM (frequency modulation) or PWM modulation waveform is reproduced from the differentiated waveform. Therefore, a technique of an insulating amplifier for demodulation has been proposed.
For line interface applications such as modems, USP 4,757,528 [Thermally coupled Information transmission across electrical Isolation boundaries. ] (Hereinafter referred to as 528 patent) and ISSCC86 conference record THPM14.3 (hereinafter referred to as “announcement”), Scott L. Falater (Harris Semiconductor) and others disclosed the idea of monolithic semiconductors using capacitive insulation barriers. is doing.
Although not monolithic, JP-A-7-307708 proposes three capacitive insulating barriers and a digital PWM signal transmission modem application circuit system using the same.
In the future, these circuits will be required to be further reduced in size and cost. From this viewpoint, if these conventional technologies are examined, there are the following problems and problems.
Prior to the 528 patent, the insulation barrier having high withstand voltage performance, the input circuit that receives the input signal to create the PWM waveform, and the output circuit that reproduces and demodulates the PWM waveform are separate parts. It is mounted and configured as one insulating coupler. For example, a capacitive insulating barrier is formed on a ceramic substrate, and two or more semiconductor chips are mounted on the same package to form an insulating coupler. In other words, the configuration uses many parts.
In the 528 patent and announcement, it is shown that a capacitive insulating barrier and a PWM transmission system are used as an idea for configuring a line interface which is an application circuit with a monolithic semiconductor, by a circuit schematic diagram and a description as a principle. In addition, the manufacturing method forms a capacitive insulation barrier by a DI (dielectric isolation) process and a PWM circuit on a monolithic semiconductor, and transmits the signal in the audio band by combining the insulation coupler. However, what is disclosed is a technology related to control of an insulation switch by a heat pulse, and what kind of structure is used to form an insulation barrier and circuit on a monolithic semiconductor substrate, and as a result, how It is not disclosed what kind of effect is shown in operation.
Furthermore, Japanese Patent Laid-Open No. 7-307708 discloses a circuit configuration for transmitting three signals with three capacitive insulation barriers, whereas two insulation barriers are conventionally used for one transmission path. However, it does not show how to operate and transmit signals. Of course, there is no proposal to make these circuits monolithic including an insulation barrier.
Users are demanding further miniaturization and lower cost of modem circuits and insulating couplers, and to achieve this, it is considered essential to promote monolithic semiconductors. However, the conventional technology as described above is a circuit for using a capacitive insulation barrier and a capacitive insulation barrier to realize a monolithic IC insulation coupler, a monolithic IC application circuit, and a monolithic IC line interface circuit. In addition, there is no disclosure about a technique for configuring and operating these arrangements and insulation methods between arranged circuits on a semiconductor substrate. Therefore, it is not known at all how to achieve the withstand voltage when making a monolithic IC, and the characteristics of the high withstand voltage capacity created on the semiconductor.
When a plurality of insulated couplers are operated in parallel at the same time, in general, noise is constantly generated by the operation of a certain insulated coupler, and the generated noise causes crosstalk in other insulated couplers. This affects the transmission characteristics, which degrades the S / N of the signal transmitted via the insulation barrier. In particular, small crosstalk is also a problem when the signal level is small and the amplitudes of the upstream and downstream signals are greatly different as in modem applications. However, there is no known technique that addresses these problems.
Disclosure of the invention
It is an object of the present invention to realize a small and economical line interface circuit and modem apparatus while incorporating necessary insulation means between a line and a terminal, and a monolithic insulation barrier necessary for this purpose, and The object of the present invention is to realize a monolithic insulation coupler using the insulation barrier and an application circuit IC using the same, particularly a line interface circuit IC.
Another object of the present invention is to provide a technique for constructing a capacitive insulating barrier on a semiconductor substrate.
Still another object of the present invention is to provide a technique for constructing an insulating coupler using a capacitive insulating barrier on a semiconductor substrate.
Still another object of the present invention is to provide a structure, arrangement, and operation method of an application circuit using a plurality of insulating couplers on a semiconductor substrate, particularly a line interface. Furthermore, the present invention provides a technique for reducing signal degradation due to timing hazard and crosstalk, such as a timing synchronization method between insulating couplers.
Still another object of the present invention is to realize a low leakage current when a line interface is configured by using an insulating coupler while not communicating on the line.
Still another object of the present invention is to provide a technique for improving breakdown strength against surge voltage in an insulating coupler.
Still another object of the present invention is to reduce the size and economy of a modem device and system by using an insulating coupler.
In the present invention, the following means are used to solve the conventional problem of large size and high cost.
(1) As an insulating barrier, an insulating band reaching the insulating layer (hereinafter referred to as an insulating band) is formed on the surface of a semiconductor wafer (SOI wafer) having a buried insulating layer as an inner layer, and between the side walls of the insulating band To form an insulation barrier. Also,
(2) A plurality of circuit regions surrounded by an insulation barrier and an insulation band are formed to insulate the regions to form a monolithic insulation coupler. In addition,
(3) In the insulating coupler, the circuit that receives the capacitor output is provided with at least a capacitor output signal amplifying means such as an amplifier or a comparator. Also,
(4) A line interface circuit such as a modem device is provided with a plurality of monolithic insulating couplers, a line side circuit, and a terminal side circuit.
(5) The form of IC integration
(1) Line side circuit including high voltage device
(2) Terminal side circuit including AFE (Analog Front End) which is a low withstand voltage device
(3) There is a form that integrates everything,
These are supported by monolithic isolation couplers.
(6) As the low-pressure side, there is a form in which a plurality of monolithic insulating couplers are built in the AFE.
(7) A line interface circuit is configured using a monolithic AFE integrated circuit (I-AFE) to realize a modem circuit.
(8) In order to operate by connecting to a modem circuit composed of a DSP (Digital Signal Processor) and I-AFE, the DSP, I-AFE and these insulating couplers are synchronized in timing using the DSP operation clock.
In this way, a high breakdown voltage is realized by the insulating layer and the insulating barrier, and a signal amplitude decrease due to the stray capacitor is compensated by the amplifying means, or the operation timing is synchronized to reduce the signal deterioration due to the crosstalk. Thus, a small and high-performance insulating coupler and modem interface circuit can be realized.
Hereinafter, the present invention will be described more specifically.
In the present invention, a semiconductor wafer having a buried insulating layer as an inner layer is processed to form an insulating barrier, an insulating coupler, an application circuit of the insulating coupler, particularly a circuit interface circuit, and the insulating layer and the wiring layer are stacked as necessary. Further, a protective layer also serving as an insulation is formed to form a semiconductor IC. Each circuit is surrounded and insulated by an insulating layer, an insulating band, and an insulating protective layer. The insulating band is, for example, a band-shaped insulating pattern having a width of about 1 to 3 microns reaching the insulating layer from the surface of the semiconductor layer (the thickness is equal to the thickness of the semiconductor layer, for example, 10 to 50 microns). Is formed by a trench method in which a groove having a predetermined pattern reaching from the semiconductor surface to the insulating inner layer is formed and filled with an insulator, or an ion implantation method in which oxygen ions are implanted into the semiconductor layer to create an insulating region. Hereinafter, the portions surrounded by the insulating band are referred to as electrode regions, circuit regions, etc., with “regions” attached.
In the line interface application of the insulation coupler of the present invention, it is necessary to incorporate a plurality of insulation couplers. In this case, a monolithic line interface IC provided with a plurality of capacitive insulation couplers, line side circuits, and terminal side circuits is used as a DSP. In order to connect and operate with a modem circuit comprising AFE and AFE, the timings of the operation clocks of the DSP and AFE and these insulating couplers are synchronized. Further, the carrier wave clock of the isolation coupler for receiving the modem signal is regenerated from the clock of the coupler for transmitting the DC closing control signal. In the DC closing control, the CMOS switch is driven by a charge pump circuit using an insulation barrier to close the DC.
The insulating barrier in the insulating coupler of the present invention is formed so as to form an electrode region surrounded by an insulating band, so that a plurality of electrode regions share a part of the insulating band, and to obtain a capacitance value that requires a shared length. It arrange | positions so that it may become and may comprise a capacitor. In addition, by setting the shape and arrangement of the insulating band so that three or more electrode regions share two or more insulating regions, that is, a capacitor connected in series may be formed by multiple trenches. . The buried insulating layer has a thickness having an insulating performance corresponding to the width of the insulating band.
The insulating coupler of the present invention is realized by forming the insulating barrier, the input circuit, and the output circuit on the same wafer. Each circuit is surrounded by an insulating band and insulated from other parts. As a rule, the insulation barrier is arranged at the boundary between the input circuit area and the output circuit area. In addition, these circuit areas and the insulation barrier are integrated together and further surrounded by an insulation band. The input circuit and the output circuit are each a PWM modulation circuit and a PWM demodulation circuit, or other circuits depending on the purpose, for example, ΣΔ modulation circuit and demodulation circuit for audio frequency band signals, not only in the amplitude direction but also in the time axis direction Also include digitized circuits. A protection circuit composed of a non-linear element such as a diode is disposed between the insulation barrier and the input and output circuits. The protection circuit is arranged inside the circuit area.
The application circuit of the present invention is realized by disposing an application circuit region surrounded by an insulation band on the insulating coupler. When a plurality of the insulating couplers are included, the insulating barriers may be arranged along the insulating barrier array line. When operating a plurality of insulating couplers, the carrier clock is synchronized as necessary. In the application of the insulating coupler to the line interface circuit, in order to include a CMOS circuit in the circuit area, in particular, the CMOS circuit area is further divided into a PMOS group that is connected to the power supply line and an NMOS group that is connected to the ground line. It may be separated. The power supply wiring is laid out between a plurality of insulating couplers. Each insulating coupler may be surrounded by a power line and a ground line. For example, in the case of a CMOS circuit, there is an advantage that voltage control without a control current and high off-resistance can be obtained, but a PMOS and NMOS penetration phenomenon including a parasitic transistor, that is, a latch-up phenomenon tends to occur. There is an advantage that it is difficult to occur by separating the regions.
High insulation pressure in the thickness direction is achieved by using an insulating inner layer wafer, and an extremely small insulation barrier is realized by forming two electrode regions having a common insulating band on the same wafer. In addition, an extremely small insulating coupler can be realized by forming two circuit regions of the insulating barrier and the input circuit and the output circuit. Furthermore, by overlapping the electrode regions to connect the capacitors in series to achieve a high withstand voltage in the horizontal direction, even when the width of one insulating band cannot be widened due to process restrictions, a further high withstand voltage can be realized. Further, when the series capacitor is arranged, the intermediate electrode is set in a floating state so that the number of wirings straddling the strong electric field portion can be reduced.
In the case of an application using a plurality of insulating couplers, the insulating performance can be made uniform by arranging the capacitive insulating barriers such as electrodes and insulating bands.
In the case of line interface application, PWM crosstalk to the transmission signal can be minimized by synchronizing the carrier clocks of a plurality of insulating couplers. Further, by adopting a CMOS circuit system as the circuit system, it is possible to control the voltage of a DC closed control circuit, which is a line connection switch, using a charge pump. The CMOS circuit method realizes a high impedance of the switch when it is turned off and realizes a low leakage current. In addition, each terminal of the insulation barrier can be provided with a protective circuit in the same manner as the external connection terminal, thereby preventing device destruction due to surge noise.
[Brief description of the drawings]
FIG. 1 is a circuit block diagram of a modem device according to an embodiment of the present invention.
FIG. 2 is an operation timing chart of the modem device of FIG.
FIG. 3 is a circuit block diagram of the insulating coupler in FIG.
FIG. 4 is an operation timing chart of the insulating coupler of FIG.
FIG. 5 is a timing chart synchronization of the modem signal processing and the insulation coupler.
FIG. 6 is a timing chart showing the effect of timing synchronization.
FIG. 7 is an IC layout of the line interface circuit in the circuit of FIG.
FIG. 8 is a structural diagram of an insulating coupler in the IC of FIG.
FIG. 9 is a structural diagram of an insulation barrier in the IC of FIG.
FIG. 10 shows a modification of the layout of the line interface IC.
FIG. 11 is a circuit block diagram of an insulating coupler system applied to the present invention.
FIG. 12 is a circuit block diagram of a modem device according to another embodiment of the present invention.
FIG. 13 is a timing chart showing the effect of another embodiment of the modem.
FIG. 14 is a structural diagram of another embodiment of an IC of a line interface circuit.
FIG. 15 is a structural diagram of another embodiment of the insulation barrier of the present invention.
FIG. 16 is a structural diagram of an embodiment of an insulating coupler according to the present invention.
FIG. 17 is a structural diagram of another embodiment of the insulating coupler of the present invention.
FIG. 18 is a structural view of still another embodiment of the insulating coupler of the present invention.
FIG. 19 is a structural diagram of a modem device using the line interface IC of the present invention.
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described according to examples.
A modem apparatus according to an embodiment of the present invention will be described with reference to FIGS.
FIG. 1 is a circuit block diagram of a modem device according to an embodiment of the present invention. In FIG. 1, 1 is a modem, 2 is a line interface circuit, and the modem circuit 1 is a DSP (Digital Signal Processor). The line interface circuit 2 includes a terminal side circuit 5, an insulating coupler 6, a line side circuit 7, and a high voltage circuit 8. The dedicated processor 3) and the AFE (Analog Front End) 4. The DSP 3 and AFE 4 in the modem 1 are responsible for the digital signal processing by the DSP 3 and the interface between the digital circuit and the analog circuit. The DSP3 is responsible for most of the modem functions. In other words, the DSP 3 exchanges digital information with the terminal, while performing modulation, demodulation, encoding, decoding, and filter processing by digital signal processing, and exchanges digital signals with the AFE 4. The AFE 4 is responsible for ADA analog to digital (DA) conversion, DA (digital to analog) conversion, filters, and the like. The line interface circuit 2 is also referred to as DAA (Direct Access Arrangement) and connects the analog signal of the modem directly to the telephone line, and at the same time, the line side circuit 7 and the high voltage circuit 8 connect the line to the exchange corresponding to the modem. In addition to having functions for exchanging signals such as connection, dial signal transmission, incoming signal detection, etc., a safety interface function between the exchange and the terminal is required, and the insulating coupler 6 becomes this safety boundary. Is.
The DSP 3 includes a ROM (Read Only Memory) 31, a PU (Processing Unit) 32, a RAM (Random Access Memory) 33, a system interface 34, a SOR (Serial Output Interface) 35, and a SIR. (Serial input interface) 36, I / O (input / output interface) 37, CONT (control unit inside DSP) 38, which are connected by three buses 39-1, 39-2, 39-3. . The DSP 3 is controlled by software in the system control circuit CONT 38 of the DSP, operates at about 40 MHz, operates according to a command from the terminal device through the HOST-IF, and transmits / receives data. A normal modem has a transmission and reception simultaneous communication capability. When transmission data is input from the HOST-IF, the data is temporarily stored in the RAM 33 and temporarily stored in the RAM 31, and signal conversion, encoding and filtering are performed using the transmission signal already stored. Processed and output through the SOR 35. Further, after receiving an AD signal from the SIR 36 as a reception signal, various filter processing, determination processing, code conversion, and the like are performed using the transmission signal stored in the RAM, the signal already received and the data in the ROM 31. The I / O 37 has a control signal input / output function for controlling an external circuit from the DSP 3.
The AFE 4 includes a DA converter 41, an AD converter 42, and a clock frequency divider 43. The DSP 3 that mainly handles filters and modulation / demodulation processing serves as interface means for inputting and outputting modem signals. The terminal side circuit 5 is a data and clock connection circuit. The insulating coupler 6 includes a transmission path 61, a reception path 62, an OFHK path 63, and an Rdet path 64. Details of the internal configuration and operation will be described later. The line side circuit 7 includes a 2-wire / 4-line conversion circuit 71, a SW control circuit 72, and an OSC (local transmission circuit) 73. The 2-line / 4-line conversion circuit 71 has a total of 4 transmission signal paths and reception paths. This is hybrid circuit means for suppressing the transmission signal from wrapping around the line and two lines on the line side to the receiving side. The high voltage circuit 8 includes a DC closing circuit 81 and a Ring (ringing signal) detection circuit 82 for detecting a calling signal. The DC closing circuit 81 is connected to two terminals TIP and RING for line connection, This is means for creating a DC loop by the path 63 of the control signal OFHK and the SW control circuit 72.
The first characteristic of the configuration of the modem circuit is that the circuit on the line side and the terminal side are separated by four insulating couplers 6. Naturally, the power source is also separated, the line side power source uses power from the switching center, and the terminal side uses the power source of the terminal. The second feature is that the basic clock is supplied from the DSP 3, and the timing signal is supplied from the clock circuit 43 using the clock signal DSPCLK supplied from the CONT 38 of the modem 3 as indicated by the thick arrow line in the figure. The AFE AD conversion timing (MCLKS), DA conversion timing (MCLKR) in the modem and the data transmission timing of the modem 3 are obtained and supplied to the line interface circuit 2 to transmit the transmission path 61 of the insulation coupler 6 and the control signal transmission insulation. This is given to the OFHK path 63 of the coupler. On the other hand, the modem signal receiving path 62 uses the recovered clock of the OFHK path 63, and the Rdet path 64 of the control signal receiving insulating coupler is significant only when the RING signal is received from reception standby, so that the oscillation is controlled by the OFHK signal. To do. In this way, the parts other than the Rdet signal path are synchronized with the operation timing of the DSP 3 in the modem 1. By doing in this way, the effect mentioned later is acquired.
Next, the operation of this circuit as a modem function will be described with reference to FIG. FIG. 2 shows an example of a timing chart divided into transmission (a) and reception (b). At the time of transmission, first, the DSP 3 controls the I / O 37 in accordance with a command from the terminal to turn on the DC closing control signal OFHK (T1). If the line (that is, the exchange) responds to the DC closure (T2), a dial signal is transmitted from the line interface circuit 2. This is performed by turning on / off the OFHK terminal according to the line standard and turning on / off the DC closure. For example, in Japan, 10PPS (pulse per second is the same below) or 20PPS. When the dial signal transmission is finished (T3), the terminal waits for the line to be connected to the other modem (T4), activates the modem 1, and starts transmission. The modem 1 generates transmission signals TXA + and TXA− through the SOR 35 of the DSP 3 and the DA converter 41 of the AFE 4 in accordance with a predetermined procedure in accordance with the activation command, and starts communication with the partner modem. The line interface circuit supplies the TXA signal to the 2-line / 4-line conversion circuit 71 through the transmission path 61 of the insulation coupler 6. The 2-wire / 4-wire conversion circuit 71 reduces the wraparound to the receiving side, and sends a transmission signal from the TIP and RING terminals to the line through the DC closing circuit 81. When the other modem responds to this transmission signal (T5), the other modem's signal is seen on the line, and the received signal is selected by the 2-wire / 4-wire conversion circuit 71 along the reverse path. Passed to the modem 1 via the reception path 62, the AD converter 42 of the AFE, and the SIR 36 of the DSP 3, amplified by the DSP signal processing, filtered, demodulated, restored digital data, and received as received data to the host hand over. When the communication is stopped, the terminal sends stop information to each modem after exchanging the stop information between the terminals by a higher protocol of the modem signal (RS off), and the modem stops the signal accordingly. (T6, T7). When this exchange is completed (T8), the OFHK is turned off. In this way, a signal such as “between TIP and RING” in FIG. 2 appears corresponding to each timing from T1 to T8 between the line connection terminals TIP and RING.
At the time of reception, activation is started from the line side by the RING signal (T1), and when the line interface circuit detects this by the RING detection circuit 82, it promptly transmits it to the modem 3 through the Rdet path 64 of the insulating coupler 6. The modem 3 knows this from the I / O circuit 37 and, in response to this, outputs the DC closing control signal OFHK as in transmission and closes the DC (T2). When the direct current is closed, the exchange at the office stops the RING signal (T3), and waits for the settling time of the line (T4). The other party modem sends the modem signal, so this is received as signals RXA + and RXA-. When the receiving modem recognizes that it is a modem signal, it starts transmission in response to this (T5). When the communication is completed, the sequence ends with T6, T7, and T8, which is almost the same as the transmission. During these reception operations, a signal (schematically shown) appears on the line corresponding to each timing from T1 to T8. This operation itself usually follows a standard.
3 is a circuit block diagram of one path of the insulating coupler 6 in the embodiment of FIG. 1. In FIG. 3, reference numerals 9-1 and 9-2 denote capacitive insulating barriers, 21 denotes an input circuit, and 22 denotes an input circuit. Is an output circuit, and this isolation barrier provides a safety boundary between the modem terminal and the switch. The input circuit 21 has a terminal 103 as a power source and a signal input, and includes a modulation circuit 104, a drive circuit 105, and a protection circuit 106. The input circuit 21 converts and modulates an input analog signal to convert it into a PWM (Puls Width Modulation) signal. Then, a signal is transmitted to the output circuit 22 through the insulation barriers 9-1 and 9-2. The output circuit 22 includes a protection circuit 107, a detection circuit 108, and a demodulation circuit 109. The output circuit 22 supplies power from a terminal 110, detects a signal coming through the insulation barrier 9 by the detection circuit 108, and uses the detection signal to integrate an integration circuit 135. In addition, the PWM signal is reproduced by the comparison circuit 137, and an analog signal corresponding to the input signal is reproduced from the PWM signal. There is also a function of extracting timing signals from the detected signals and outputting these signals.
The input-side terminal 103 includes power supply terminals VDD1 and VDD2, a ground terminal VSS1, a differential input of + and − as a signal input, and a clock input terminal for modulation timing. The modulation circuit 104 includes a comparison circuit 111 and a carrier wave generation circuit 112. The drive circuit 105 is an inverter driver composed of PMOS transistors 113 and 114 and NMOS transistors 117 and 118. The protection circuit 106 includes diodes 121, 122, 123, 124 and resistors 129, 130, and prevents circuit destruction due to surge voltage entry from the output circuit 22 side. The protection circuit 107 on the output circuit 22 side includes resistors 131 and 132 and diodes 125, 126, 127 and 128, and protects the gate of the transistor of the detection circuit 108. The PMOSs 115 and 116 and the NMOSs 119 and 120 are inverter detection circuits having feedback resistors 133 and 134. The output of the detection circuit 108 is connected to the integration circuit 135. The integrating circuit 135 reproduces the PWM waveform from the inverter output signal. Reference numeral 136 denotes a circuit for reproducing carrier wave timing, and reference numeral 137 denotes a comparison circuit. The terminal 110 on the output circuit side supplies power from the power supply terminals VDD3, VDD4 and VSS2, and outputs complementary signal outputs + and − as a result of processing and a timing clock. The features of this configuration are (1) using two insulation barriers 9-1 and 9-2, (2) being an external clock input, and (3) having a recovered clock output. Although not shown because it is a normal input / output protection circuit, among the terminals 103 in this circuit block diagram, the signal inputs + and-and the clock input are input when used alone as an insulating coupler. Provide a protection circuit. In the description of the circuit configuration, a combination of PMOS and NMOS is shown. However, depending on the purpose, a bipolar process or a mixed process may be used. When the purpose is to use an insulating coupler alone, the clock may be generated internally.
Next, the operation of the insulating coupler of this embodiment will be described with reference to FIG. FIG. 4 is an operation timing chart of the insulating coupler of FIG. 3, and the signal transmission method is a PWM (pulse width modulation) method. Using a carrier wave (1.2288 MHz: 256 times or more here) sufficiently higher than the frequency band of the input signal that is a waveform to be transmitted (here, maximum of about 3.4 kHz), the time axis is divided into fine periods T, and each time The size of the input signal at is converted to each pulse width t and transmitted. When the input signal is 0 volt, t / T = 0.5, that is, with 50% duty, the pulse width is increased as the input signal is positively increased, and the pulse width is decreased as the input signal is negatively increased. , Convert duty. The input signal is a differential input with the input signal + and the input signal − in order to reduce the influence of the common mode noise, but other input methods may be used depending on the purpose.
FIG. 4 schematically shows a case where a sine wave is applied to the + −input terminal. A rectangular clock input from outside the insulating coupler is converted into a sawtooth waveform by the carrier wave generation circuit 112 to obtain a carrier wave. The modulation circuit 104 is a comparison circuit 111, which receives these input signals and outputs outputs PWM + and PWM− in which the pulse duty is changed. The drive circuit 105 inputs the PWM + and PWM− waveforms to the drive circuit 105, and applies them to one terminal of the insulation barriers 9-1 and 9-2 through the protection circuit 106. The capacitor value of the insulation barriers 9-1 and 9-2 is about 1 pF. Since the protection circuit 106 has a constant that is effective for a high voltage surge waveform of about several tens of ns or less, it hardly affects the drive waveform. The other electrodes of the insulation barriers 9-1 and 9-2 are input to the detection circuit 108 through the protection circuit 107. The detection circuit 108 is an inverter and integration circuit 135. The inverter output is a differential waveform like the detection signals + and −, and is significantly attenuated due to the stray capacity. Therefore, the inverter output is once amplified by the inverter and input to the integrating circuit 135. The integration circuit 135 is an integrator having two inputs, + and −, and outputs a reproduction PWM signal + and − as shown in the figure by using a differential waveform as an input signal. The timing recovery circuit 136 is a PLL circuit and extracts a timing signal component from the playback PWM signal. When a sawtooth waveform is created using the timing waveform and is sampled and held at the timing of the reproduction PWM signal, a demodulated waveform such as the output signals + and-can be reproduced.
Although the circuit operation of this insulating coupler has been described, in implementing the present invention, the PWM implementation method may be other methods. For example, the modulation waveform may be a triangular wave. When the triangular wave is used, the center timing of the modulation waveform becomes constant, so that there is an effect that a highly accurate timing reproduction method such as a PLL can be adopted in the demodulation circuit, for example. In the output circuit, a set / reset type flip-flop may be arranged instead of the integration circuit. The rise timing of the differential waveform, which is the inverter output, is the PWM timing information itself, and can be directly used as a flip-flop control signal by appropriately selecting the load resistance, inverter characteristics, and the like. The output of the flip-flop is the PWM waveform itself.
A characteristic of this operation timing is that three control signal transmissions of a transmission signal, a reception signal, and a line connection control signal are parallel. For this reason, in a line interface using an insulating coupler, signal crosstalk becomes noise and degrades the SN ratio. Therefore, in this embodiment, the DSP operation timing, modem processing timing, and insulation coupler timing are synchronized to suppress this deterioration. This will be described with reference to FIG.
FIGS. 5 (a) and 5 (b) show the timing relationship between the modem signal processing and the operation of the insulating coupler. The circuit configuration of this embodiment is characterized in that the operation timing of the line interface circuit is supplied from the modem, This circuit operation is synchronized with this clock. In FIG. 5, (a) is a modem signal processing portion, and the timing chart is schematic but has a relationship as shown on the right side of the chart. That is, in the modem signal processing part, the DSP is operated at 39.3216 MHz and 1.2288 MHz is supplied to the AFE to be used as the DA conversion timing MCLKS and AD conversion timing MCLKR. Since the DA conversion and AD conversion methods are 256 times oversampling methods, the actual value is 9.6 ksps. (B) is a clock timing relationship of the line interface part, and the clock signal DSPCLK supplied from the DSP is supplied to the transmission signal path 61 and the control signal path 63 of the insulating coupler 6 as NCLKS to synchronize with the operation timing of the modem. The reception signal path NCLKR has a gated waveform as shown in the figure because it only needs to operate when the control signal is on. The timing CLK2 of the Rdet path is oscillated locally in the circuit on the line side, but is stopped by the control signal OFHK when exchanging signals between the modems.
The effect of synchronizing the operation timings of the DSP, AFE, and insulating coupler in this way will be described with reference to FIG.
In FIG. 6, (a) shows the PWM modulation timing when the sawtooth waveform is a carrier wave. For modulation, a sawtooth waveform that is a carrier waveform is created by integrating the clock signal, and a PWM modulation waveform is obtained by comparing with a transmission signal. Here, a reception signal, a transmission signal, and an OFHK control signal are shown. As shown by RXA +, − in FIG. 1, the received signal has a small amplitude due to the effect of transmission loss on the line, and is about −20 to −45 dBm. On the other hand, since the transmission signal is transmitted from itself, the amplitude is large and is usually about −6 to −15 dBm. The control signal has a logic level of 5V and a maximum value. When these amplitudes are converted into PWM duty, as shown in the figure, the amplitude of a small amplitude signal is narrow and the amplitude of a large amplitude signal is large. Further, since the modem waveform is an AC signal, the signal appears to swing as shown in the figure, and the control signal seems to stop. In this embodiment, since the timing of each insulating coupler is synchronized, the carrier waveform, the modulation waveform, and the PWM waveform of the control signal are aligned as shown in FIG. 6 to minimize mutual interference. Also, in the modem circuit, the transmission / reception signal is AD or DA converted at a predetermined timing, but the clock obtained from the modem is synchronized with this, so even if sampling is performed at every period T in the PWM part, there is no effect. Can be minimized (asynchronous has the effect of beat noise).
The principle of crosstalk reduction is described in more detail as follows.
When two or more pulse width modulation insulation couplers are operated at the same time, the PWM waveforms overlap and the rising and falling positions approach each other. Noise affects the operation of other circuits, causing mutual interference that disturbs the rise and fall timings of other circuits, so-called crosstalk. In an application using a PWM insulation coupler for analog data transmission when 3-5 insulation couplers are required for a DAA circuit, this disturbance causes waveform distortion, and this distortion degrades the S / N of the transmission signal. Therefore, for example, if it is a voice signal, noise will increase and it will become a transmission error in a modem application. Synchronizing the PWM carrier clock timing has the effect of separating at least the logic level timing and the analog signal timing as shown in the figure. Further, even in the case of a system using only a logic level PWM as will be described later, since the timing disturbance is limited to the vicinity of the logic level, there is an effect of minimizing the influence of crosstalk.
FIG. 6 (b) shows the PWM modulation timing when applied to a triangular waveform carrier wave. In this case, the carrier wave has a triangular waveform, and basically includes the same problem except that PWM modulation timing appears on both sides of the triangular wave. However, the same effect can be obtained by using this embodiment. It is done. Since the clock for the insulating coupler 105 for transmitting the incoming detection signal Rdet is generated by the oscillator OSC 112 arranged on the line side, the timing does not match the operation of other insulating couplers, but the OFHK control signal is input. Oscillation is sometimes prohibited, and this action stops the operation of the oscillation circuit before starting the modem communication, and this has the effect of suppressing the influence of crosstalk.
FIG. 7 is a layout concept diagram of the line interface IC. In FIG. 7, reference numeral 2 denotes a line interface IC, and 206-1, 206-2, and 206-3 are insulation bands, respectively, a line side terminal area 201, a line side circuit area 202, and a terminal side circuit area 204. And the terminal region 205 is surrounded. Reference numeral 203 denotes an insulating coupler arrangement region in which four insulating couplers shown in FIG. 1 are arranged in a line.
The features of this layout are (1) the use of four insulation couplers using capacitive insulation barriers, and (2) the geometry so that the circuit on the circuit side and the circuit on the terminal side are separated with the insulation coupler in between. And (3) each of the line side circuit and the terminal side circuit is surrounded by an insulating band. With the insulation band, the circuit on the circuit side and the terminal side are each isolated and separated, and each area can be designed freely without considering the breakdown voltage between the primary circuit and the secondary circuit. At the same time, there is an advantage that the evaluation and management of the insulation capacity are simplified.
Needless to say, when mounting the package of the integrated circuit, an insulation distance that can withstand the air insulation of the portion that goes out of the package is finally secured, and the inside is molded to perform an insulation process.
Next, the structure of the insulating coupler portion of FIG. 7 will be described with reference to FIG. FIG. 8A is a plan view and FIG. 8B is a cross-sectional view, both of which schematically show only the drive circuit and the detection circuit. In FIG. 8A, 203 is an insulating coupler region, 206 is an insulating band, 207 is an insulating barrier, 211 is an input circuit region, and 212 is an output circuit region. The insulating band 206 forms many patterns from 206-1 to 206-6. Note that the reference numerals of the insulating barrier 207 are complicated and omitted because they are complicated. The input circuit region 211 and the output circuit region 212 are further composed of PMOS regions 213, 214, 215, 216 and NMOS regions 217, 218. As input terminals of the input circuit, two inverter input terminals IN1 and IN2 of the drive circuit are shown. As output terminals of the output circuit, two inverter output terminals OUT1 and OUT2 of the detection circuit are shown. VDD1 to VDD4 are separated power supply terminals, and VSS1 and VSS2 are separated ground terminals. The features of the plan view (a) are: (1) the circuit region is separated by an insulating band; and (2) the insulating band is formed in a comb-like pattern as an insulating barrier to increase the facing area. (3) Four capacitors are connected in series in the horizontal direction to form two sets of insulating barriers. These are driven with complementary PWM digital waveforms as described above. There is little crosstalk between the two sets of insulation barriers, but in the case of an application that causes problems, prepare a space that is long between them, that is, a wiring pattern of power supply patterns VDD and VSS, It can be beneficial to loosen the coupling by placing it between the insulating barriers. The same arrangement is effective when a plurality of insulating couplers are used. In the circuit region, the PMOS region and the NMOS region are separated by an insulating band. In this separation, even if an unexpected surge voltage is applied to the circuit, the short circuit or penetration between the power sources due to the conduction of the parasitic transistor, that is, the latch-up phenomenon does not occur in principle.
In FIG. 8B, reference numeral 231 denotes a substrate, 232 denotes an insulating layer, 233 denotes a semiconductor layer, 234 denotes a protective layer, and a semiconductor region is formed by a number of insulating bands 206. From the left, the input circuit region 211, An insulation barrier 207 and an output circuit region 212 are arranged. This structure is in this example about 2 microns thick SiO 2 2 A silicon wafer (SOI substrate) having an insulating layer as an inner layer is prepared, and each region is formed thereon using a thin film process using a photomask. In FIG. 8 (b), the insulating bands 206-1 to 206-6 are about 1.5 μm wide SiO 2. 2 Is a layer. Structurally, each region such as an input / output circuit region and an insulating barrier region is formed by being separated by an insulating band 206 on a silicon wafer having an insulating layer as an inner layer, and a protective layer 234 is further stacked. I have to. The silicon wafer is formed on a single crystal silicon substrate 231 with SiO 2. 2 The structure is such that a single layer or a multi-layered insulating layer 232 overlaid with oxidized polysilicon is overlaid, and further a semiconductor layer of single crystal silicon is overlaid. In this embodiment, the bonding is performed by a method in which the surface of the silicon oxide film on the polysilicon surface is mirror-polished and superposed and then bonded by heat treatment at a specific temperature. The insulating band 206 is made of SiO. 2 It is a layer and an insulator. The protective layer 234 is made of SiO. 2 , HLD or SiN, and this layer includes a wiring layer made of polysilicon or aluminum. The insulating band 206 is formed by once digging a groove (trench). 2 2. Method of embedding with BPSG, method of embedding polysilicon after trench sidewall is thinly oxidized, method of applying PIQ or SOG, or method of changing semiconductor layer to insulator by oxygen ion irradiation from top surface Form with. The capacitor is composed of three electrode regions 236, 237 and 238 and an insulating band 206. In this way, even in the case of a trenching method in which the width of the insulating band 206 is limited compared to the thickness of the insulating layer 232, the withstand voltage can be ensured by connecting the capacitors in series.
Further, even when the electrical requirement is a withstand voltage for one insulating band, it is possible to obtain a highly reliable component by realizing double insulation in this way. Note that the input circuit region 211 and the output circuit region 212 are 235 and 239 in cross section, and these are surrounded by two insulating bands, so that a high withstand voltage can be obtained. As described above, since the plurality of circuits are physically insulated from the substrate by the insulating band and the insulating layer, the integrated circuit can be directly bonded to the frame when packaged, and has an advantage of good heat dissipation. .
Next, referring to FIG. 9, the structure of the insulating barrier portion in the insulating coupler of FIG. 8 will be further described. In FIG. 9, (a) is a plan view, and (b) and (c) are AA ′ cross-sectional views in the plan view (a). In FIG. 9A, reference numeral 207 denotes an insulating barrier, and 206-1, 206-2 and 206-3 denote SiO.sub.1 having a width of about 1.5 microns. 2 Insulation bands 241, 242, and 243 are electrode regions surrounded by the insulation band 206, and 244 and 245 are terminals that are holes formed in a protective layer above the electrode regions 241 and 242. In FIG. 9B, 231 is a Si substrate having a thickness of about 400 microns, 232 is an insulating layer having a thickness of about 2 microns, 233 is a semiconductor layer having a thickness of about 15 microns, and 234 is a protection having a thickness of about 5 microns. The other symbols are the same as those in (a).
As can be seen from the cross-sectional view, each region is created by using a thin film process using a photomask on a silicon wafer having an insulating layer as an inner layer. Insulation band is SiO 2 It is a layer and an insulator. The insulating band 206 is formed by once digging a groove (trench). 2 Or by changing the semiconductor layer to an insulator by irradiating oxygen ions from the upper surface. The capacitor is composed of three electrode regions 241, 242, and 243 and two insulating bands 206-1 and 206-3. As shown in the figure, the insulating band 206 is patterned so that the band is folded, and the length where the electrodes 241, 242 and 243 are in contact with each other is increased so that the capacitance value can be obtained efficiently with a small semiconductor area. Incidentally, in this embodiment, a square of about 160 microns is about 2 pF, and a withstand voltage of about 750 V per insulation band is obtained in a DC withstand voltage test. Although a high voltage is applied between the terminals 244 and 245, the electrode regions 241 and 242 are doubly surrounded by an insulating band as viewed from the outside of the insulating barrier 207. In forming the pattern of the insulating band 206, an arc pattern (radius of 2 to 5 microns) is used as much as possible for the folded portion and the corner portion so that an acute angle pattern does not occur. The portion of the insulating band 206-2 is necessary for insulating and separating from other circuit portions. FIG. 9 (c) is a structural diagram in the case where the thickness per insulating layer cannot be increased, and an effective breakdown voltage can be obtained by using two insulating layers. In addition, the IC with a multi-layer structure has a small amount of warpage, but by adjusting the thickness of each layer with an insulating layer as a multilayer, there is an effect of reducing the warpage by dispersing stress.
Although an example in which the insulating couplers are arranged in a line as shown in FIG. 7 is shown, the arrangement of the insulating barriers can be modified as shown in FIG. That is, FIG. 10 shows another layout concept of the line interface IC. As shown in FIG. 10, two insulating couplers are arranged in a perpendicular direction. A test voltage of 1500 Vdc is applied between the circuit on the line side and the circuit on the terminal side, but each circuit area is arranged on the SOI substrate surrounded by an insulating band, so a fairly flexible layout is possible. It is.
However, there are restrictions depending on the wiring and the arrangement and size of the terminals between the regions. Note that this layout is characterized in that the area can be efficiently arranged when the circuit area and the number of terminals are unbalanced.
Next, the transmission method of the insulating coupler of the present invention will be described with reference to FIG. FIG. 11 is a block diagram showing various transmission methods from (a) to (f). The insulation barrier is the capacitor of the present invention. The insulating coupler of the present invention uses two insulating barriers and is driven with a complementary waveform so that the signal can be accurately transmitted even if the receiver side is floating. The input circuit receives power supply from the power supply terminal VDD1 and the ground terminal VSS1, converts the signal received from the input terminal into a waveform for driving one terminal of the insulation barrier, and outputs the waveform. The output circuit receives power supply from the power supply terminal VDD2 and the ground terminal VSS2, detects a waveform appearing at a terminal on the opposite side of the insulation barrier, converts it into an output signal, and outputs it. Various methods such as PWM (pulse duty conversion) or FM (voltage-frequency conversion) that digitizes only the amplitude direction, or a digital transmission method that also digitizes the time axis direction can be used for the converted waveform.
FIG. 11B shows the case of the PWM transmission system. In the PWM method, an input analog signal is sampled at a fixed period T that is several tens of times the signal band in an input circuit, the amplitude is converted to a duty in the time axis direction (0V input is 50% duty), and transmitted. In the output circuit, this is detected and the input waveform is reproduced by converting the duty into an amplitude value again, and an analog signal is output. In principle, high resolution can be obtained by subjecting the duty to analog processing. Of course, a digital signal may be transmitted.
(C) shows the case of digital transmission of the present invention. In digital transmission, code conversion such as Manchester code is performed so that the transmission waveform does not continue at the same level, and then the insulation barrier is driven. In the output circuit, this is detected and converted back to the original digital. Play the signal. In this case, code conversion and reverse conversion are performed in synchronization with the transfer frequency of the input digital signal. This method has a feature that it is not easily affected by noise because it has little conversion in the amplitude direction.
(D) has shown the case where AD conversion input is performed through an insulation barrier. In the input circuit, an analog input signal is AD-converted, and after the same sign conversion as that in (c) is performed, the insulation barrier is driven. The output circuit detects this and performs reverse code conversion before outputting a digital signal.
(E) shows the case where the DA conversion output is performed through an insulating barrier. In the input circuit, the digital input signal is subjected to the same sign conversion as in (c), and then the insulation barrier is driven. The output circuit detects this, performs reverse code conversion, and then performs DA conversion to output an analog signal.
(F) shows a case where analog signals are input / output using AD conversion and DA conversion by combining (d) and (e). The signal transmission methods (d) to (f) have a configuration suitable for an audio signal processing analog front end such as a modem and a line interface by using a digital signal connection destination as a DSP.
These schemes can be integrated into a monolithic IC according to the present invention. Specifically, the capacitive insulation barrier described above is a circuit for coupling between two circuits, but the stray capacitance between the circuit and the substrate is large, and the input circuit, output circuit, and insulation barrier are separated. There is a big difference from creating and combining. For this reason, the transmission efficiency at the insulation barrier is a fraction of the poor. In the embodiment described above, an amplifier circuit is arranged at the first stage of the output circuit, and detection processing and demodulation processing are performed later.
FIG. 12 is a circuit block diagram of a modem device according to another embodiment of the present invention.
In FIG. 12, 251 is a line interface IC of this embodiment, 252 is a terminal side circuit, 253 is an insulation coupler, 254 line side circuit, and 255 is a high voltage circuit. The terminal-side circuit 252 includes a DSP interface 256, a modem data output interface SOR261, a modem data compression circuit 262, a transmission-side multiplexer 263, a general-purpose output register master register GORM262, an error correction circuit 265, a reception-side multiplexer 266, and reception. It comprises a modem data decompression circuit 267, a modem data input interface SIR268, a general-purpose input data error correction circuit 269, and a general-purpose input register slave register GIRS270. The insulation barrier 253 includes a transmission path insulation coupler 6-1 and a reception coupler. The line side circuit 254 includes a multiplexer 271 for the line side transmission path, a decompression circuit 272 for transmission modem data, a DA converter 273, and a general-purpose output signal. Error correction circuit 274, slave general purpose output register 275, AD converter 276, AD conversion data compression circuit 277, multiplexer 278, master general purpose input register GIRM279, input data error correction circuit 280, 2-line / 4-line conversion circuit 281 and SW control circuit 283, and the high withstand voltage circuit 255 includes a DC closing circuit 282 and a paging signal detection circuit 284.
A feature of this circuit configuration is that, first, an AD converter and a DA converter are arranged on the line side, and a signal passing through the insulating coupler is converted into digital data. For this reason, as will be described later, the noise resistance performance when passing through the insulation barrier is remarkably improved. Second, the AD conversion signal and the DA conversion signal are temporarily compressed and passed through an insulating coupler, and the control signal is inserted into the vacant portion by error correction coding, and the insulating coupler 6 is inserted into 6-1 and 6- It is that it is halved to 2 of 2. Since mounting an insulating barrier on a semiconductor substrate requires a large area, the number of insulating couplers is reduced even when considering the increase in the area of additional circuits such as data compression and expansion and error correction. This is advantageous in reducing the size. Furthermore, the third is functionally almost the same as in FIG. 1, and the internal circuit of the high voltage circuit 255 and the 2-line / 4-line conversion circuit 281 and the SW control circuit 283 in the line side circuit 254 have exactly the same functions. . The fourth point is that the multiplexer 266 adjusts the timing by putting both the reproduction clock of the insulating coupler 6-2 and the clock from the DSP. The timing can be adjusted by arranging a 1-bit or 2-bit buffer memory. Fifth, the general purpose input / output registers GOR and GIR sequentially transfer the contents of the master register to the slave register. Of course, as a modification of this circuit, when the technology advances and the insulation coupler becomes even smaller, compression, error correction, and multiplexers may be omitted when noise is low and errors are difficult.
Next, the effect of this embodiment will be described with reference to FIG.
In FIG. 13, (a) shows the case where the sawtooth waveform is used for the carrier wave, and (b) shows the case where the triangular wave is used for the carrier wave. As shown in both figures, the transmission signal and the reception signal are analog signals. However, since only the digital PWM signal passes through the insulation barrier and the operation timings of the DSP, modem processing, and insulation coupler are synchronized, the performance that can withstand transmission errors in the insulation barrier can be obtained.
FIG. 14 shows a case where the line interface IC has a two-chip configuration. In FIG. 14, reference numeral 291 denotes a line interface chip, and 292 denotes a terminal interface chip. In the line interface chip 291, a terminal area 293, a line-side high voltage circuit area 294, and a terminal area 295 are arranged. A terminal area 296, a line side low voltage circuit area 297, an insulating coupler area 298, a terminal side circuit area 299, and a terminal area 300 are arranged. In the line side high withstand voltage circuit region 294, a DC closing circuit and an incoming (RING) detection circuit are arranged. Further, in the line side low voltage circuit region 297 of the terminal interface chip 292, a 2-wire / 4-wire conversion circuit, an OFHK switch (SW) control circuit, and a transmission circuit are arranged. By doing so, there is an advantage that an efficient process can be selected by separating the process condition of the line interface chip 291 that requires a high-voltage circuit element from the circuit of the circuit element having a low voltage. In addition, by reducing the size of one IC chip, there is an effect of reducing the influence of the overall yield in the process and increasing the number of IC chips obtained per wafer. The line interface chip may be a discrete circuit using individual parts. By doing so, the terminal interface chip has only a logic signal and a signal at the signal level of the modem, and there is no portion directly connected to the line. The effect that it is easy to expand the application range such as use is born.
FIG. 15 is a structural diagram of another embodiment of the insulation barrier, wherein (a) is a single insulation, (b) is a double insulation, and (c) is a plan view of another modified embodiment of the double insulation. It is. In FIG. 15, 207 is an insulation barrier, 206-1, 206-2 and 206-3 are insulation bands, 241 and 242 are electrode regions surrounded by the insulation band 206, and 244 and 245 are protections on the electrode regions 241 and 242. Terminals 301-1 and 301-2, which are holes in the layer, are thresholds. FIGS. 15 (a) and 15 (b) show an embodiment of a pattern in which the insulating band does not have any acute angle as in the embodiment of FIG.
The feature of the pattern of FIG. 15 (a) is that the electrode regions 241 and 242 having the terminals 244 and 245 are formed by one stroke writing of the insulating bands 206-1 and 206-2. The portion where the insulating bands are connected to each other can be eliminated, and not only the efficiency when filling the groove by the trench method is good, but also the effect of reducing the concentration of the electric field. FIG. 15 (b) is the same, and this pattern is characterized in that the electrodes 241 and 242 having the terminals 244 and 245 are formed by one stroke of the insulating bands 206-3 and 206-4, and these are respectively formed in the insulating bands 206 -1 and 206-2, thereby forming an intermediate electrode formed between the insulating bands 206-1 and 206-3 and between the insulating bands 206-3 and 206-4. For this reason, there is an effect that a double pressure resistance performance can be obtained. The pattern of FIG. 15 (c) is a modification of the embodiment of FIG. 15 (a) and FIG. 9. If two T-shaped parts are allowed, the area efficiency is improved by surrounding them with an insulating band 206-3. There is an effect that a good insulating barrier can be realized. The methods (a) and (b) can be efficiently developed even when the number of series is further increased.
The present invention is also effective as a single insulating coupler, which will be described with reference to FIG. FIG. 16 is a structural diagram of one embodiment of the insulating coupler of the present invention. The insulating coupler 203 in FIG. 16 is connected to the insulating coupler portion of FIG. A terminal region 205 is provided and each terminal is arranged, and has a size of about 2 mm square. In this way, an ultra-compact analog PWM monolithic insulating coupler component can be obtained. Of course, this is mounted in a package in a later process and used, but it is monolithic and extremely small. Therefore, it is mounted inside an application device such as a probe of a measuring instrument or various medical sensors. It can contribute to miniaturization and high performance.
FIG. 17 is a layout concept diagram when the two insulating couplers of FIG. 16 are mounted on one chip. In FIG. 17, 203 is a one-chip insulating coupler with two couplers, 203-1, 203-2 are an insulating coupler 1 and an insulating coupler 2, respectively, and are surrounded by insulating bands 206-1 and 206-2, respectively. It is. The features of this layout are (1) the insulating couplers are surrounded by insulating bands 62-1 and 62-2, and (2) the insulating barriers where the electric field is concentrated are aligned. In this way, it is possible to ensure a withstand voltage between any of the two inputs and the two outputs, and to freely arrange each circuit element while maintaining the withstand voltage. effective. In addition, this structure can minimize unnecessary electrical circuit coupling and can broaden the application range.
FIG. 18 shows still another embodiment of the insulating coupler of the present invention, in which an input circuit and an output circuit insulated by an insulating band are integrated into an integrated circuit, and a ceramic capacitor is combined with an insulating barrier to form an insulating coupler. 2 shows the structure of an integrated circuit and an insulating coupler. In FIG. 18, (a) is an outline of the chip layout, and (b) is a sectional view of the IC and ceramic capacitor mounted on a circuit board. In FIG. 18 (a), 303 is an IC for an insulating coupler, 206-1 and 206-2 are insulating bands surrounding the input circuit region and the output circuit region, and 304 is an external insulating barrier, terminal region 201. And 205 are respectively connected to connection terminals C1-O and C2-O, C1-I and C2-I to the external insulating barrier 304. The other symbols have the same meaning as in FIG.
In FIG. 18B, reference numeral 303 denotes an insulating coupler IC, and reference numerals 305 and 306 denote solders. A circuit board 307 has circuit connection patterns of copper foils 308, 309, 310, and 311 on both surfaces, and through holes 312 and 313 are provided as necessary. The circuit board 307 may have a multilayered copper foil as required within a range that does not impair the insulating properties. The insulation barrier 304 is a chip capacitor and is surface-mounted on the circuit board by solders 316 and 317. In this way, an insulation barrier that occupies a relatively large area in a semiconductor integrated circuit is used as a separate chip, and the shape and size of the insulation coupler is increased, but the price is realistic, and the capacitor value of the insulation barrier is positive. A configuration method in which the operation timing frequency can be freely selected by increasing it to a large value is also possible. That is, increasing the capacitor value improves the low-frequency characteristics and facilitates waveform transmission. For example, there is an advantage that small power can be transmitted by a charge pump circuit or the like.
As described above, according to these embodiments, it is possible to easily form an insulating coupler on a semiconductor integrated circuit, and the applications of the integrated circuit can be greatly expanded. In addition, the insulating coupler formed as described above has an effect of greatly contributing to downsizing and cost reduction.
FIG. 19 is a structural diagram showing the concept of an embodiment in which the monolithic line interface of the present invention is applied to a card modem device. FIG. 19 (a) is an embodiment of the present invention, and FIG. 19 (b) is a conventional one. It is a card modem. In FIG. 19 (a), 400 is the entire card modem of this embodiment, 401 is the circuit board of this embodiment, 402 is the line interface IC of this embodiment, 403 is the AFE, 404 is the DSP, 405 is another IC, 406 is a line side connector, 407 is a PC side connector, 408 is a varistor, 409 is a high voltage capacitor, 410 is a capacitor, 411 to 416 are chips of other resistors and capacitors, etc. It is a part. In FIG. 19 (b), 450 is the entire conventional card modem, 451 is the conventional circuit board, 452 is the line transformer, which is a conventional line interface, 453 is the AFE, 454 is the DSP, and 455 is the 455. Other ICs, 456 is a line side connector, 457 is a PC side connector, 458 is a varistor, 458 is a high voltage capacitor, 460 is a capacitor, and 461 to 466 are chip components such as other resistors and capacitors. is there. This figure schematically shows a cross section of a card modem. As is apparent from comparison, the conventional card modem 450 has a circuit board 451 cut out and a line transformer 452 arranged in the cut out portion. On the other hand, in the embodiment of the present invention, the line interface IC 402 can be mounted in substantially the same manner as other ICs 402 to 405. For this reason, it is not necessary to cut through the circuit board 401, which is economical. Moreover, there is a possibility that it can be economically performed without using a special transformer. Furthermore, since the transformer can be omitted, there is a possibility of further miniaturization.
As described above, according to the present embodiment, when the substrate is at a floating potential, the coupling capacitance between the primary circuit and the secondary circuit and the substrate is increased or between the substrate and the power source outside the semiconductor. By connecting a large capacity, the effect of crosstalk can be reduced.
The highest withstand voltage performance can be obtained when the substrate is set to a floating potential when the coupling capacitance between the substrate and the input circuit is equal to the coupling capacitance between the substrate and the output side circuit. However, if this capacity cannot be balanced under some conditions, the above-described external capacity can also be used as a countermeasure for crosstalk. Note that a surge absorbing element can be used as the capacitor, and in this case, a surge suppression effect can be obtained in addition to the above-described effect.
Industrial applicability
According to the present invention, it is possible to realize a small and high performance insulating coupler and modem interface circuit and a small and economical modem device.

Claims (8)

ＳＯＩ基板に埋め込み絶縁層に達する溝を形成し、該溝を絶縁物で埋め込むことによって形成された第１，第２の絶縁帯、これらの絶縁帯でそれぞれ囲われた第１，第２のシリコン領域、これら第１，第２のシリコン領域内に配置された第１，第２の電極、並びに、前記絶縁帯の一部であって、前記第１，第２のシリコン領域に挟まれた前記絶縁帯により形成された静電容量、とを備えた絶縁バリヤと、
前記ＳＯＩ基板上に、第３の絶縁帯で囲んで形成された入力回路と、
前記ＳＯＩ基板上に、第４の絶縁帯で囲んで形成された出力回路と、
前記ＳＯＩ基板上の前記入力回路と出力回路間に一対の相補信号を伝達するように配置・接続された一対の前記絶縁バリヤと、
これら一対の絶縁バリヤを、それぞれ個別に囲った第５，第６の絶縁帯とを備えたことを特徴とする絶縁カプラ。Grooves reaching the buried insulating layer are formed in the SOI substrate, and the first and second insulating bands formed by filling the grooves with an insulator, and the first and second silicon surrounded by these insulating bands, respectively. Region , the first and second electrodes disposed in the first and second silicon regions, and part of the insulating band , sandwiched between the first and second silicon regions. An insulation barrier comprising a capacitance formed by an insulation band ;
An input circuit formed on the SOI substrate surrounded by a third insulating band;
An output circuit formed on the SOI substrate surrounded by a fourth insulating band;
A pair of insulation barriers arranged and connected to transmit a pair of complementary signals between the input circuit and the output circuit on the SOI substrate;
An insulating coupler comprising: a fifth insulating band and a sixth insulating band individually surrounding the pair of insulating barriers . 請求項１において、前記入力回路に変調回路あるいは符号変換回路を、前記出力回路に復調回路あるいは逆符号変換回路を具えることを特徴とする絶縁カプラ。 2. The insulating coupler according to claim 1 , wherein the input circuit includes a modulation circuit or a code conversion circuit, and the output circuit includes a demodulation circuit or an inverse code conversion circuit. 請求項２において、前記入力回路にクロック信号が入力され、前記出力回路から該クロック信号と同期したクロック信号が出力されることを特徴とする絶縁カプラ。 3. The insulating coupler according to claim 2 , wherein a clock signal is input to the input circuit, and a clock signal synchronized with the clock signal is output from the output circuit. 請求項３において、前記クロック信号が変調回路あるいは符号変換回路の基準信号として使われることを特徴とする絶縁カプラ。4. The insulating coupler according to claim 3 , wherein the clock signal is used as a reference signal for a modulation circuit or a code conversion circuit. ＳＯＩ基板に埋め込み絶縁層に達する溝を形成し、該溝を絶縁物で埋め込むことによって形成された第１，第２の絶縁帯、これらの絶縁帯でそれぞれ囲われた第１，第２のシリコン領域、これら第１，第２のシリコン領域内に配置された第１，第２の電極、前記第１，第２のシリコン領域間を前記第１，第２の絶縁帯によって区分けされた第３のシリコン領域、並びに、前記絶縁帯の一部であって、前記第１と第３のシリコン領域及び第２と第３のシリコン領域にそれぞれ挟まれた前記絶縁帯により形成された静電容量、とを備えた絶縁バリヤと、
前記ＳＯＩ基板上に、第３の絶縁帯で囲んで形成された入力回路と、
前記ＳＯＩ基板上に、第４の絶縁帯で囲んで形成された出力回路と、
これら入力回路と出力回路間に一対の相補信号を伝達するように配置・接続された一対の前記絶縁バリヤと、
これら一対の絶縁バリヤをそれぞれ個別に囲った第５，第６の絶縁帯とを備えたことを特徴とする絶縁カプラ。Grooves reaching the buried insulating layer are formed in the SOI substrate, and the first and second insulating bands formed by filling the grooves with an insulator, and the first and second silicon surrounded by these insulating bands, respectively. Regions, first and second electrodes arranged in the first and second silicon regions, and a third region in which the first and second silicon regions are separated by the first and second insulating bands. silicon region, and said a portion of the insulating band, the first and third silicon region and a second electrostatic capacitance formed by said insulating band sandwiched between each of the third silicon region, An insulation barrier comprising:
An input circuit formed on the SOI substrate surrounded by a third insulating band;
An output circuit formed on the SOI substrate surrounded by a fourth insulating band;
A pair of insulation barriers arranged and connected to transmit a pair of complementary signals between the input circuit and the output circuit;
An insulating coupler comprising: fifth and sixth insulating bands individually surrounding the pair of insulating barriers . 請求項５において、前記入力回路に変調回路あるいは符号変換回路を、前記出力回路に復調回路あるいは逆符号変換回路を具えることを特徴とする絶縁カプラ。6. The insulating coupler according to claim 5 , wherein the input circuit includes a modulation circuit or a code conversion circuit, and the output circuit includes a demodulation circuit or an inverse code conversion circuit. 請求項６において、前記入力回路にクロック信号が入力され、前記出力回路から該クロック信号と同期したクロック信号が出力されることを特徴とする絶縁カプラ。7. The insulating coupler according to claim 6 , wherein a clock signal is input to the input circuit, and a clock signal synchronized with the clock signal is output from the output circuit. 請求項７において、前記クロック信号が変調回路あるいは符号変換回路の基準信号として使われることを特徴とする絶縁カプラ。8. The insulating coupler according to claim 7 , wherein the clock signal is used as a reference signal for a modulation circuit or a code conversion circuit.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6714590B1 (en) 1999-07-23 2004-03-30 Silicon Laboratories, Inc. Integrated modem and line-isolation circuitry and associated method
US6724891B1 (en) 1998-03-04 2004-04-20 Silicon Laboratories Inc. Integrated modem and line-isolation circuitry and associated method powering caller ID circuitry with power provided across an isolation barrier
US7020187B1 (en) 1999-07-23 2006-03-28 Silicon Laboratories Inc. Integrated modem and line-isolation circuitry with HDLC framing and associated method
US6735246B1 (en) 1999-07-23 2004-05-11 Silicon Laboratories Inc. Integrated modem and line-isolation circuitry with data flow control and associated method
US6662238B1 (en) 1999-07-23 2003-12-09 Silicon Laboratories Inc. Integrated modem and line-isolation circuitry with command mode and data mode control and associated method
US6826225B1 (en) 1999-07-23 2004-11-30 Silicon Laboratories, Inc. Integrated modem and line-isolation circuitry with selective raw data or modem data communication and associated method
FR2799912B1 (en) * 1999-10-19 2002-02-15 St Microelectronics Sa TRANSMISSION OF A CLOCK THROUGH A CAPACITIVE ISOLATION BARRIER
US6977522B1 (en) 1999-12-15 2005-12-20 Hitachi, Ltd. Interface device and information processing system
JP2002246551A (en) * 2001-02-15 2002-08-30 Hitachi Ltd Semiconductor device
JP4560030B2 (en) * 2006-11-14 2010-10-13 株式会社日立製作所 Interface device
JP4767211B2 (en) * 2007-04-09 2011-09-07 株式会社日立製作所 Carrier frequency abnormality detection means
JP2008277941A (en) * 2007-04-26 2008-11-13 Nec Electronics Corp Interface circuit
JP4737255B2 (en) * 2007-11-20 2011-07-27 株式会社デンソー Semiconductor device using SOI substrate
WO2012159168A1 (en) * 2011-05-25 2012-11-29 The Silanna Group Pty Ltd Usb isolator integrated circuit with usb 2.0 high speed mode and automatic speed detection
FR2984661B1 (en) * 2011-12-19 2013-12-20 Valeo Sys Controle Moteur Sas METHOD OF COMMUNICATING BETWEEN AT LEAST ONE FIRST SYSTEM AND AT LEAST ONE SECOND SYSTEM THROUGH A FULL DUPLEX SYNCHRONOUS SERIAL LINK
JP2014075499A (en) * 2012-10-05 2014-04-24 Panasonic Corp Semiconductor device and semiconductor relay using the same
US9990837B1 (en) * 2017-03-01 2018-06-05 Rosemount Inc. Intrinsic safety isolation with capacitive coupling
DE102017217051A1 (en) * 2017-09-26 2019-03-28 Spinner Gmbh Apparatus and method for transferring data between two physical interfaces
JP7101152B2 (en) * 2019-09-06 2022-07-14 株式会社東芝 Electronic circuits, current measuring devices, and methods
CN117063284A (en) * 2021-03-29 2023-11-14 罗姆股份有限公司 Isolator, insulation module and gate driver

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2842319A1 (en) * 1978-09-28 1980-04-17 Siemens Ag MONOLITHICALLY INTEGRATED CIRCUIT WITH HIGH VOLTAGE RESISTANCE FOR COUPLING GALVANICALLY ISOLATED CIRCUITS
JPS5586144A (en) * 1978-12-25 1980-06-28 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device
JPS5720059A (en) * 1980-07-09 1982-02-02 Matsushita Electric Ind Co Ltd Insulating transmitter for digital signal
JPS63107358A (en) * 1986-10-24 1988-05-12 Nec Corp Simultaneous transmission system for voice and data
JPH0223664A (en) * 1988-07-12 1990-01-25 Seiko Epson Corp Manufacture of semiconductor device
JP3283964B2 (en) * 1992-06-09 2002-05-20 ロックウェル・インターナショナル・コーポレイション Modem surge protection circuit and surge protection method
DE69332602T2 (en) * 1992-10-14 2003-11-13 Sagem Telephone containing modem
JPH06284155A (en) * 1992-11-25 1994-10-07 Yamaha Corp Modulator and demodulator
JPH0774611A (en) * 1993-08-31 1995-03-17 Fujitsu Ltd Input circuit
JP3195474B2 (en) * 1993-09-20 2001-08-06 富士通株式会社 Semiconductor device
JPH07154503A (en) * 1993-11-29 1995-06-16 Toshiba Corp Call signal converter and communication system using the converter
JPH07235638A (en) * 1994-02-23 1995-09-05 Toshiba Corp Semiconductor device
JPH07297273A (en) * 1994-04-20 1995-11-10 Hitachi Ltd Semiconductor integrated circuit device
JPH0851493A (en) * 1994-08-05 1996-02-20 Fujitsu Ltd Telephone set
JPH08335684A (en) * 1995-06-08 1996-12-17 Toshiba Corp Semiconductor device

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