JP3839734B2

JP3839734B2 - Electric double layer capacitor charging method

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Publication number: JP3839734B2
Application number: JP2002041211A
Authority: JP
Inventors: 雷太中西
Original assignee: Nichicon Capacitor Ltd
Current assignee: Nichicon Capacitor Ltd
Priority date: 2002-02-19
Filing date: 2002-02-19
Publication date: 2006-11-01
Anticipated expiration: 2022-02-19
Also published as: JP2003244859A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の電気二重層キャパシタ（以下、キャパシタと略記。）を直列に接続したキャパシタモジュールの充電装置に関するものである。
【０００２】
【従来の技術】
電気二重層キャパシタは、従来のアルミ電解コンデンサ等と比べて飛躍的に高い容量を持ち、急速充電・大電流放電が可能でサイクル寿命が長いことから、鉛蓄電池の代替装置として用いられる他、電気自動車や燃料電池自動車の補助電源としても使用が検討されている。さらに、複数のキャパシタを直並列に接続して、大容量のキャパシタモジュールを構成することで、太陽光発電などの電力貯蔵装置としても期待されている。
【０００３】
これらの電気二重層キャパシタの定格電圧は、電解液の分解電圧に依存し、約２．３〜２．５Ｖと低いため、蓄電装置として使用する場合は、一部を除いて複数のキャパシタを直列接続して定格電圧を高くし、モジュールとして使用されるのが一般的である（さらに、大容量化が必要な場合は、これら複数のモジュールを並列接続して使用される）。しかしながら、これら直列に接続されたモジュールを充放電する場合、各キャパシタの静電容量や漏れ電流ばらつきによって、端子電圧にばらつきを生じ、キャパシタ電圧が定格電圧を超えてしまうことによって、特性劣化するキャパシタが生じてしまう。
【０００４】
各キャパシタの静電容量や漏れ電流ばらつきを考慮した上で、複数のキャパシタを直列接続したモジュールを充放電させる場合には、キャパシタ電圧が定格電圧を超えないように定格電圧より低い充電電圧に設定して使用しなければならない。しかし、電気二重層キャパシタに蓄積できるエネルギーは、Ｗ＝ＣＶ^２／２の関係に基づくため、定格電圧よりも端子電圧を低くすると、電圧の二乗で充電エネルギーが低くなってしまう。たとえば、定格電圧２．５Ｖに対して２．０Ｖを満充電とする場合は、充電可能なエネルギーの６４％しか充電ができない。
【０００５】
この問題を解決するために、特開平６−２６１４５２号公報には、直列に接続された電気二重層キャパシタの各キャパシタ端子電圧を検出し、端子電圧が所定値になったことを判別してキャパシタの充電を制限する並列モニタ回路が開示されている。図１３は、上記公報に記載されているキャパシタ２個を直列接続した場合の充電制御回路の一例である。キャパシタＣ１、Ｃ２には、各々並列にシャントレギュレータＩＣ１、ＩＣ１１、トランジスタＱ１、Ｑ１１、抵抗Ｒ１〜４、Ｒ１１〜１４からなる並列モニタ回路が接続され、充電電源Ｉ１から充電が行われる。キャパシタＣ１、Ｃ２のいずれかが満充電に達した時、並列モニタ回路により電流がバイパスされて、キャパシタ端子電圧が所定値を超えないように制限される。しかしながら、この方法では、直列に接続された個々のキャパシタに大きな静電容量ばらつき、あるいは初期充電状態のばらつきがあると、最初のキャパシタが定格電圧に達して並列モニタが作動してから、その他全てのキャパシタが定格電圧に充電されるまでに比較的長時間を要する。しかも並列モニタで消費される電力は、端子電圧×バイパス電流で表される大きな発熱量であるため、それに見合った回路素子や放熱機構を備える必要が生じるという問題があった。
【０００６】
昨今、電気自動車や燃料電池自動車の補助電源の用途においては、複数のキャパシタを直列接続したモジュールに求められる充電電流を１００Ａ程度に大電流化する必要が生じている。しかし、モジュールのうち、先に定格電圧に達したキャパシタの並列モニタが充電電流をバイパスした場合、バイパス電流は充電電流そのものとなる。充電電流１００Ａの場合、並列モニタ１個あたりで消費される電力は、キャパシタの定格電圧を２．５Ｖとすると、２．５Ｖ×１００Ａ＝２５０Ｗという極端に大きなものとなってしまう。従って、これら充電電流を１００％バイパスできる電力容量と電流定格をもった電子部品とこれを一定温度以内に保つ放熱機構が必要となり、並列モニタの大容量化は避けられなかった。
【０００７】
また、特開平１０−１７４２８３号公報には、複数のキャパシタを直列接続したモジュールの端子電圧、および個々のキャパシタ端子電圧を監視して所定の電圧で充電電流を減少させる充電方法が開示されている。この方法を用いた場合には、並列モニタ回路動作時に充電電流を減じて消費電力を減らすことで、並列モニタで消費される電力は低減できるものの、満充電以前に充電電流を減少させてしまうので、充電時間が長くかかるという問題があった。
【０００８】
【発明が解決しようとする課題】
上記のような問題があったため、直列に接続された複数のキャパシタを充放電する際に、各キャパシタに並列に接続した充電電流バイパス用モニタで消費される電力を最小にし、トランジスタ等の回路素子と放熱機構を小型化した充電装置と、より充電時間の短い充電方法が要求されていた。
【０００９】
【課題を解決するための手段】
本発明は、上記の課題を解決するものであって、直列に接続された複数のキャパシタを充放電する際に、各キャパシタの特性ばらつきを考慮した上で満充電で端子電圧が一致するようなキャパシタ許容電圧範囲を設定し、この範囲を超えないように各キャパシタの充電電流を制御することで、各キャパシタに並列に接続した充電電流バイパス用トランジスタで消費される電力を最小にし、トランジスタ等の回路素子と放熱機構を小型化した充電装置と、より充電時間の短い充電方法を提供することにある。
【００１０】
すなわち、直列接続した電気二重層キャパシタと並列に充電バランス回路を接続してなるキャパシタモジュールと、充電装置とを接続して構成される電気二重層キャパシタ充電装置において、
上記充電バランス回路が、端子電圧検出器と比較器とスイッチング素子と上限電圧設定器と基準電圧設定器と抵抗とを接続して構成され、
電気二重層キャパシタの平均電圧Ｖ aveと各キャパシタの定格電圧である充電設定電圧Ｖ tarと各キャパシタの静電容量ばらつきの許容差ΔＣｏ、または静電容量ばらつきと漏れ電流ばらつきの許容差ΔＣ’＋ΔＬから、後に示す（１）式または（５）式により充電進行時の各平均電圧におけるキャパシタ電圧許容範囲ΔＶ c またはΔＶ c ’を設定する基準設定手段と、各キャパシタ電圧値を上記キャパシタ電圧許容範囲ΔＶ c またはΔＶ c ’と比較してこれを超える場合にキャパシタに並列接続した充電バランス回路を導通させて充電電流を制限する充電制御手段とを用いることを特徴とする電気二重層キャパシタの充電方法である。
【００１２】
また、上記の電気二重層キャパシタの平均容量Ｃ aveと、各キャパシタに容量ばらつきがないと仮定した際の平均容量Ｃ oとの差ΔＣ aveを求め、上記キャパシタ電圧許容範囲ΔＶ ca を下記（１）’式にて設定することを特徴とする電気二重層キャパシタの充電方法である。
ΔＶca＝Ｖave＋（Ｖtar−Ｖave）×ΔＣave （１）’
【００１３】
そして、上記充電バランス回路が最小電圧検出器と最大電圧検出器とを有し、各々、全キャパシタの最小電圧と最大電圧を検出して、演算器により最小電圧値と最大電圧値の和を２分してその平均値を求め、これをキャパシタの平均電圧と仮設定することを特徴とする電気二重層キャパシタの充電方法である。
【００１４】
さらに、直列接続した電気二重層キャパシタと並列に充電バランス回路を接続したキャパシタモジュールと、充電装置とを接続して構成される電気二重層キャパシタ充電装置において、
上記充電バランス回路が、端子電圧検出器と比較器とスイッチング素子と上限電圧設定器と基準電圧設定器と抵抗とを接続して構成され、
全キャパシタの最小電圧を検出してこれを下限基準値とし、該下限基準値に静電容量ばらつきおよび漏れ電流ばらつきの許容差によって設定される電圧ばらつきを加算する上限電圧設定器によりキャパシタ電圧許容範囲を設定する基準設定手段と、各キャパシタ電圧値と上記キャパシタ電圧許容範囲とを比較器により比較し、キャパシタ電圧値が高い場合に、キャパシタと並列接続した充電バランス回路を導通させて充電電流を制限する充電制御手段とを有することを特徴とする電気二重層キャパシタの充電方法である。
【００１５】
また、上記電気二重層キャパシタ充電装置において、充電進行時にキャパシタ平均電圧がキャパシタ充電設定電圧に近づくにつれて、キャパシタ電圧許容範囲が０に収束することを特徴とする電気二重層キャパシタの充電方法である。
【００１６】
そして、上記電気二重層キャパシタ充電装置において、キャパシタモジュールの充電設定電圧より低い電圧値に充電変化点を設け、キャパシタモジュール電圧が充電変化点を超えた時点で定電流充電から定電圧充電に移行する充電制御方式を取ることを特徴とする電気二重層キャパシタ充電方法である。
【００１７】
さらに、上記電気二重層キャパシタ充電装置において、充電進行時におけるキャパシタ電圧許容範囲を設定する基準設定手段と、各キャパシタ電圧値を上記キャパシタ電圧許容範囲と比較してこれを超える場合に充電電流を制限する充電制御手段をマイクロプロセッサによるソフトウエア制御で行うことを特徴とする電気二重層キャパシタ充電方法である。
【００１８】
【発明の実施の形態】
電気二重層キャパシタの充電装置を、図１のように、直列接続した電気二重層キャパシタと並列に充電バランス回路を接続したキャパシタモジュールと、電流検出器と、充電制御回路とを充電装置に接続して構成する。
上記充電バランス回路は図２、図７のように、端子電圧検出器と比較器とパワーＮＰＮトランジスタと上限電圧設定器とシャントレギュレータと抵抗とを接続して構成される。ここで、図８、図９のように、上記充電バランス回路の端子電圧検出器と上限電圧設定器との間に最大電圧検出器および／または最小電圧検出器と、演算器および／または乗算器とで構成される回路を接続してもよい。
そして、上記充電制御回路は図１０のように、端子電圧検出器と充電電流検出器と充電電流制御器と満充電検出器とを接続して構成される。
上記電気二重層キャパシタ充電装置により、電気二重層キャパシタの平均電圧と各キャパシタの充電設定電圧と各キャパシタの静電容量ばらつき、または漏れ電流ばらつきの許容差から、充電進行時の各平均電圧におけるキャパシタ電圧許容範囲を設定する基準設定手段と、各キャパシタ電圧値を上記キャパシタ電圧許容範囲と比較してこれを超える場合にキャパシタに並列接続した電流バランス回路を導通させて充電電流を制限する充電制御手段とを用いて電気二重層キャパシタを充電する。
また、上記電気二重層キャパシタの合成容量と、各キャパシタセルに容量ばらつきがないと仮定した際の合成容量との差を求め、その差分により上記キャパシタの平均電圧を補正する。
さらに、上記の電気二重層キャパシタの平均容量と、各キャパシタに容量ばらつきがないと仮定した際の平均容量との差を求め、上記コンデンサの平均電圧を補正する。
【００１９】
【実施例】
以下、本発明による実施例について、図面を参照して説明する。
本発明による電気二重層キャパシタ充電装置の一実施例を図１に示す。図１において、キャパシタモジュール３は、直列に接続された複数のキャパシタ１とそれに並列接続された充電バランス回路２とからなる。充電装置６は、商用電源とインバータによる電圧変換手段を組み合わせたもの、あるいは太陽電池等の直流電源を用いてキャパシタモジュール３に電力を供給し、充電制御回路４でキャパシタモジュール３の端子電圧と充電電流を検出して充電制御を行う。
【００２０】
図２は、キャパシタ２個を直列接続したキャパシタモジュールの一例を示すもので、直列接続されたキャパシタＣ１、Ｃ２とそれに並列接続された充電バランス回路２からなる。上限電圧設定器７に入力される電圧のうち、Ａ点電圧は、例えば抵抗Ｒ１＝１１ｋΩ、抵抗Ｒ２＝９ｋΩと設定することで、キャパシタ平均電圧＝キャパシタモジュール電圧／２より０．４５×（キャパシタモジュール電圧）＝０．９×（キャパシタ平均電圧Ｖave）を得ることができる。Ｂ点電圧は、例えば制御用のＩＣ１にシャントレギュレータμＰＣ１９４４（ＮＥＣ製）を使用してＤ点電圧を１．２５Ｖに制御し、Ｒ５＝１０ｋΩ、Ｒ６＝２．５ｋΩとしてＲ５、Ｒ６の抵抗分圧で０．２５Ｖを得ることができる。Ａ、Ｂ点電圧は、上限電圧設定器７で加算し上限電圧０．９×Ｖave＋０．２５として出力され、比較器９にて各キャパシタ端子電圧と比較して、キャパシタ端子電圧が上限曲線電圧よりも高いキャパシタにおいてはパワーＮＰＮトランジスタ１０を導通状態にして充電電流を制限し、キャパシタ端子電圧が上限電圧を超えない場合には、充電電流を制限することなく充電を進める。なお、キャパシタＣ２の端子電圧は上限電圧設定器７と電圧基準が同じであるため、キャパシタ端子電圧検出器は必要ない。
【００２１】
図３は、図２のキャパシタモジュールにおいて各キャパシタの充電設定電圧を２．５Ｖとしたときの充放電サイクル時におけるキャパシタＣ１、Ｃ２の端子電圧を示したものである。今、静電容量ばらつきによる許容差を±１０％とし、キャパシタＣ１がＣ２より２０％容量が小さい場合を考える。キャパシタＣ１、Ｃ２がともに満充電の２．５Ｖから放電が開始されたとき、Ｃ１端子電圧は、Ｃ２よりも２０％早いスピードで端子電圧が低下する。放電がある一定時間進んだ後に充電に切り変わった場合、Ｃ１端子電圧は、Ｃ２よりも２０％早いスピードで端子電圧が上昇するため、最終的に放電深度と充電スピードが相殺して再び満充電で一致する。
このように、満充電から放電が開始され、再び充電される場合には、キャパシタＣ１、Ｃ２における放電深度と充電スピードの効果が相殺されるため、充電バランス回路２による充電電流の制限は必要ない。
ここで、充電進行時における各キャパシタの端子電圧ばらつきが、放電深度と充電スピードの関係で満充電時に相殺される範囲をセル電圧許容範囲とする。
【００２２】
充電進行時におけるキャパシタ電圧許容範囲は、キャパシタの平均電圧と充電設定電圧と静電容量ばらつき許容差から設定する。キャパシタＣ１、Ｃ２の端子電圧を満充電で一致させるには、平均電圧Ｖaveにおいて、充電設定電圧Ｖtarと平均電圧Ｖaveとの電圧差（Ｖtar−Ｖave）に対して静電容量ばらつきΔＣ_０による充電スピード差を考慮して、（Ｖtar−Ｖave）×ΔＣ_０の範囲内にキャパシタＣ１、Ｃ２の端子電圧が入るように制御をする必要がある。キャパシタＣ１、Ｃ２を充電設定電圧Ｖtarで一致させるために平均電圧Ｖaveにおいて許されるキャパシタ電圧許容範囲ΔＶｃは次の（１）式で計算される。
【００２３】
ΔＶｃ＝Ｖave＋（Ｖtar−Ｖave）×ΔＣ_０（１）
【００２４】
図２において、充電設定電圧Ｖtar＝２．５Ｖ、静電容量ばらつきΔＣ_０を±１０％としてこれを、（１）式に代入すると、
【００２５】
ΔＶｃ＝Ｖave＋（２．５−Ｖave）×（±０．１）（２）
【００２６】
これをキャパシタセル電圧許容範囲の上限電圧Ｖhとして表すと次式となる。
【００２７】
Ｖh＝０．９×Ｖave＋０．２５（３）
【００２８】
また、下限電圧Ｖlとして表すと次式となる。
【００２９】
Ｖl＝１．１×Ｖave−０．２５（４）
【００３０】
仮に下限電圧Ｖlを下回るキャパシタ端子電圧があった場合、充電電流を増加させることは不可能であるから、充電バランス回路２で充電電流を制限することなく充電を続ける。逆に上限電圧Ｖhを上回るキャパシタ端子電圧があった場合、充電バランス回路２で該当キャパシタの充電電流を制限して、電圧許容範囲内に入る充電電流で充電を進めることとなる。このように、放電深度差と充電スピード差の相殺効果が得られるのは、２回目以降の充放電に相当する場合である。
【００３１】
図４は、図２のキャパシタモジュールにおける初回充電時のキャパシタＣ１、Ｃ２端子電圧を示したものである。初回充電は、キャパシタＣ１、Ｃ２が共に０ボルトから始まる。キャパシタＣ１の端子電圧が１．２５Ｖになるまでは、先に設定した電圧許容範囲内にキャパシタＣ１、Ｃ２の端子電圧が入るため、充電バランス回路２による充電電流の制限は行われない。しかし、キャパシタＣ１が１．２５Ｖを超えると許容範囲を超えるため、キャパシタＣ１のみ充電バランス回路２により充電電流を制限し、充電スピードを落として充電する。キャパシタＣ１の充電電流は、キャパシタＣ２と充電スピードを一致させるための充電電流制限分（２０％）とキャパシタＣ１が１．２５Ｖに充電されるまでに開いたキャパシタＣ１、Ｃ２の電圧差分（０．２５Ｖ）の埋め合わせ分（１３％）の合計３３％の充電電流を制限して充電する。従って、キャパシタＣ１が１．２５Ｖを超えてからは、キャパシタＣ１のみ充電電流を３３％制限して充電を続け、キャパシタＣ２は充電電流を制限することなく充電することで、２．５Ｖの充電設定電圧でキャパシタＣ１、Ｃ２の端子電圧を一致させることができる。
このように、初回充電時や長期放置による自然放電のために放電深度と充電スピードに相殺関係が得られない場合は、充電進行時にキャパシタＣ１、Ｃ２の端子電圧がキャパシタ電圧許容範囲を超えてしまうため、充電バランス回路２により充電電流を制限して充電を進めることとなる。
【００３２】
特開平６−２６１４５２号公報による、キャパシタ電圧が充電設定電圧に達した時点で充電電流が制限される充電方法と、本発明によるキャパシタ電圧がキャパシタ電圧許容範囲を超えた時点で充電電流が制限される充電方法とを初回充電時で比較してみる。
静電容量ばらつきによる許容差を±１０％とし、キャパシタＣ１がＣ２より２０％容量が小さいと仮定した場合を考える。図１３の充電制限回路では、キャパシタＣ１が２．５Ｖに達した際、キャパシタＣ２は２．０Ｖでしかないため、キャパシタＣ１はすべての充電電流を並列モニタ側にバイパスして、キャパシタＣ２が２．５Ｖに達するまでひたすら待つこととなる。この時、キャパシタＣ１が充電設定電圧に達し、その後全ての充電電流をバイパスし続ける時間は、全充電時間の２０％にも達する。
一方、図２の充電制御回路では、キャパシタＣ１が１．２５Ｖから２．５Ｖに達するまでの時間（全充電時間の６０％）において、充電電流の３３％をパワーＮＰＮトランジスタ１０でバイパスすることによってキャパシタＣ１、Ｃ２の端子電圧を満充電で一致させることができる。従って、図２の充電制御回路では、トランジスタ１０に電流容量の小さいものを選定することができ、かつ充電バランス回路２の消費電力（バイパス電流×キャパシタ端子電圧）を低減できるため放熱装置の小型化が可能となる。
【００３３】
図３、図４の充放電サイクル例で用いたキャパシタ電圧許容範囲（１）式は、各キャパシタの静電容量ばらつき許容差のみを考慮したものである。一般にキャパシタの漏れ電流ばらつきは静電容量ばらつきと比較して小さくなるが、各キャパシタの漏れ電流ばらつき許容差ΔＬを（１）式に併せて考慮した場合、キャパシタ全体の許容差ばらつきを（ΔＣ＋ΔＬ）として（１）式のΔＣ_０と置き換えると、キャパシタ電圧許容範囲は（５）式となる。
【００３４】
ΔＶｃ’＝Ｖave＋（Ｖtar−Ｖave）×（ΔＣ’＋ΔＬ）（５）
【００３５】
このように、静電容量ばらつきと漏れ電流ばらつきを併せて考慮する場合は、それぞれの許容差ばらつきを足し合わせて（５）式に代入すればよく、（３）式、（４）式に相当するキャパシタ電圧許容範囲の上・下限電圧を簡単に導き出すことができる。
【００３６】
続いて、キャパシタ５個を直列接続した場合のキャパシタモジュールについて考える。
事例を単純化するために、以下の説明は、静電容量ばらつきのみが生じたものとして考える。静電容量ばらつきと漏れ電流ばらつきを併せて考慮する場合は、（５）式と同様に、それぞれのばらつきを足し合わせて、キャパシタ電圧許容範囲を設定すればよい。
キャパシタ５個の静電容量ばらつきが互いに打ち消し合い、キャパシタの合成容量ばらつきが０となる場合には、平均電圧が各キャパシタの充放電曲線の中間に位置するため、図２のキャパシタ２個を直列にしたキャパシタモジュールと同様のキャパシタ電圧許容範囲を設定できる。しかし、静電容量がプラス側、あるいはマイナス側にかたよって、キャパシタ平均容量がばらついた場合には、図２に示した上限電圧による充電電流の制御が効果的に行えない場合が出てくる。
今、静電容量のかたよりが大きい例として、５個のキャパシタのうち、＋１０％のキャパシタが１個、−１０％のキャパシタが４個ある場合を考えてみる。図５は−１０％のキャパシタＣ１（４個）と＋１０％のキャパシタＣ２（１個）による初回充電時のキャパシタ端子電圧を表す。平均電圧がキャパシタＣ１側にかたよるため、（３）式で示すキャパシタ電圧許容範囲の上限電圧もＣ１側にかたよってしまう。
キャパシタＣ１電圧がＶ１のとき、キャパシタＣ２電圧は０．８×Ｖ１で求められる。このとき、キャパシタ平均電圧Ｖaveは、（６）式で求められる。
【００３７】

【００３８】
（３）式に（６）式のＶaveを代入して、図５において上限曲線式を越えるキャパシタ電圧Ｖ１を求めると、Ｖ１＝１．８４Ｖとなり、図２の場合の１．２５Ｖと比較して約０．６Ｖ高くなってしまう。従って、キャパシタＣ１の端子電圧が１．８４Ｖから２．５Ｖに達するまでの間、キャパシタＣ１の充電電流は、キャパシタＣ２と充電スピードを一致させるための充電電流制限分（２０％）とキャパシタＣ１が１．８４Ｖに充電されるまでに開いたキャパシタＣ１、Ｃ２の電圧差分（０．３７Ｖ）の埋め合わせ分（２９％）の合計４９％の充電電流を制限して充電を進めることとなる。
２回目以降の充放電の際にも充電電流の制限が効果的に行えない状況が出てくる。図６においてキャパシタＣ１、Ｃ２が満充電の２．５Ｖから放電された際、Ｃ２は放電曲線ａとなるはずであるが、平均電圧がキャパシタＣ１側にかたよるため、Ｃ２が上限電圧を超えてしまい、キャパシタＣ２は放電の際に４％の電流を充電バランス回路側にバイパスして、放電曲線ｂで放電することとなる。また、２回目以降の充電の際にも、先の放電時の４％バイパス電流によって、キャパシタＣ１、Ｃ２の放電深度と充電スピードの関係がアンバランスとなり、交点ｄでキャパシタＣ１、Ｃ２の端子電圧が一致してしまうため、交点ｄから充電設定電圧２．５Ｖまで、キャパシタＣ１の充電電流を２０％制限して充電を進める必要がある。
静電容量のかたよりが大きいもう一つの例として、５個のキャパシタのうち、＋１０％のキャパシタが４個、−１０％のキャパシタが１個ある場合を考えてみる。図による説明は省略するが、この場合は平均電圧がＣ２側にかたよるため、初回充電時にキャパシタＣ１が上限電圧を超える電圧は１．２５Ｖよりも充分小さく、充電があまり進んでいない時期から緩やかにキャパシタＣ１側の充電電流に制限をかけることができる。また、２回目以降の充放電の際にも上限電圧を超えるキャパシタ電圧はなく、充電電流を制限する必要がない。
【００３９】
キャパシタ５個を直列接続したキャパシタモジュールの例を図７に示す。上限電圧設定器７に入力される電圧のうち、Ａ点電圧は、例えば抵抗Ｒ１＝４１ｋΩ、抵抗Ｒ２＝９ｋΩと設定することで、キャパシタ平均電圧Ｖave＝キャパシタモジュール電圧／５より、０．１８×（キャパシタモジュール電圧）＝０．９×（キャパシタ平均電圧Ｖave）を得ることができる。Ｂ点電圧は、例えばＩＣ１にシャントレギュレータμＰＣ１９４４（ＮＥＣ製）を使用してＤ点電圧を１．２５Ｖに制御し、Ｒ５＝１０ｋΩ、Ｒ６＝２．５kΩとしてＲ５、６の抵抗分圧で０．２５Ｖを得ることができる。Ａ、Ｂ点電圧は、上限電圧設定器７で加算されて上限曲線電圧０．９×Ｖave＋０．２５として出力され、比較器９にて各キャパシタ端子電圧と比較して、キャパシタ端子電圧が上限曲線電圧よりも高いキャパシタにおいてはパワーＮＰＮトランジスタ１０を導通状態にして充電電流を制限し、キャパシタ端子電圧が上限電圧を超えない場合には、充電電流を制限することなく充電を進める。
【００４０】
先のキャパシタ５個の直列接続に示されるように、静電容量ばらつきによって、キャパシタの平均電圧にかたよりが見られる場合は、図５、６における上限電圧を補正する必要がある。
例えば、キャパシタモジュールの合成容量を測定し、容量ばらつきがないと仮定した際の合成容量と比較してその差を求め、キャパシタ平均電圧を合成容量の差分を用いて補正することが可能である。表１は、図５におけるキャパシタ５個が直列接続された場合について、各キャパシタの容量ばらつきを＋１０％、あるいは−１０％と仮定した場合の容量ばらつきとキャパシタ平均電圧のかたより、キャパシタ合成容量ばらつきの関係を示したものである。
【００４１】
【表１】

【００４２】
表１において、キャパシタ合成容量ばらつきの符号を反転したものは、キャパシタ平均電圧ばらつきとほぼ等しいことがわかる。従って、キャパシタモジュールの合成容量を測定してキャパシタ合成容量ばらつきを求め、これをキャパシタ平均電圧のかたよりとして図７のＡ点電圧におけるＶaveを補正することで、図５、６の充放電特性中の平均電圧曲線をキャパシタＣ１、Ｃ２の充放電曲線の中間付近に置くことができる。
例えば、表１における−１０％のＣ１（４個）と＋１０％のＣ２（１個）を用いた場合、表１から平均電圧かたより＋６％を求め、図７のように抵抗Ｒ２に可変抵抗を用いてＲ２の抵抗調整を行い、Ａ点電圧０．９×Ｖaveを６％低下させる補正を行うことで、図５、６の平均電圧曲線を０．６％の誤差で補正することができる。
【００４３】
さらに精度よく平均電圧の補正を行う場合は、キャパシタ個々の静電容量を測定し平均容量を計算して求め、容量ばらつきがない場合の平均容量と比較して、その差分をもとに図７におけるＲ２の抵抗調整を行い、Ａ点電圧０．９×Ｖaveの補正を行うことで、図５、６の平均電圧をＣ１、Ｃ２の充放電曲線の中間点にプロットすることができる。
【００４４】
また、平均電圧の補正を必要としない方法として、各キャパシタ電圧のうち最小端子電圧と最大端子電圧を求めてこの平均を平均電圧Ｖaveとする方法について説明する。図８における各キャパシタ電圧のうち、端子電圧検出器８で検出した各キャパシタ電圧について、最小電圧検出器１１と最大電圧検出器１２で最小・最大端子電圧を求め、演算器１３で（最大電圧値＋最小電圧値）／２を演算する。続いて、乗算器１４で演算器１３の出力を０．９倍することで、Ａ点電圧（０．９×Ｖave）が得られる。乗算器１４で得られたＡ点電圧は、上限電圧設定器７でＢ点電圧と足し合わされて、上限曲線電圧０．９×Ｖave＋０．２５として出力され、各キャパシタ端子電圧と比較するのに用いられる。以降は、図７の例と同様であるので、説明は省略する。図８におけるＶaveは、全てのキャパシタ電圧の平均値ではなく、最大電圧値と最小電圧値の平均であるが、静電容量ばらつきや漏れ電流ばらつきによる電圧のかたよりの影響を受けることなく、本来必要としている各キャパシタの充放電曲線の中間点に平均電圧曲線をプロットすることができる。
【００４５】
また、平均電圧の補正を必要としない他の方法として、各キャパシタ電圧のうち最小電圧を検出してこれを下限基準値とし、この値に各キャパシタの静電容量ばらつき、漏れ電流ばらつき許容差によって設定される電圧ばらつきを加算してキャパシタ電圧許容範囲を設定する方法について説明する。先に得られた上限・下限電圧の（３）式、（４）式についてＶaveを消去すると、次の上限電圧を得ることができる。
【００４６】
Ｖh＝０．８２×Ｖl＋０．４５（式７）
【００４７】
この式のＶlに最小キャパシタ端子電圧を代入して上限電圧の値を得る。具体的に図９の回路図で説明する。図９における各キャパシタ電圧のうち、端子電圧検出器８で検出した各キャパシタ電圧について、最小電圧検出器１１において最小端子電圧を求め、乗算器１４で演算器１３の出力を０．８２倍することで、Ａ点電圧（０．８２×Ｖl）が得られる。乗算器１４から得られたＡ点電圧は、上限電圧設定器７でＢ点電圧に加算されて、上限電圧０．８２×Ｖl＋０．４５として出力され、各端子電圧と比較するのに用いられる。以降は、図７、８の例と同様であるので、説明は省略する。このように、図９の回路図に示す方法では、最小電圧値をもとに静電容量ばらつき、漏れ電流ばらつき許容差を加算しているため、静電容量ばらつきや漏れ電流ばらつきによる電圧のかたよりの影響を受けることなく、キャパシタ電圧許容範囲を設定することができる。
【００４８】
なお、上記実施例の図２、図７、図８、図９の充電バランス回路において、比較器にパワーＮＰＮトランジスタを接続して使用したが、これ以外にパワーＰＮＰトランジスタ、ＩＧＢＴ、ＦＥＴ等も使用することができる。
【００４９】
図２の電気二重層キャパシタ充電装置において、キャパシタモジュール全体の充電設定電圧より低い電圧値に充電変化点を設け、キャパシタモジュール電圧が充電変化点を超えた時点で定電流充電から定電圧充電に移行する充電制御方式を取ることで、より効果的な充電制御を行うことができる。図１０において、電気二重層キャパシタ充電装置は、キャパシタモジュール３と充電制御回路４と充電装置６を接続して構成される。キャパシタモジュール３は、直列に接続された複数のキャパシタ１とそれに並列接続された充電バランス回路２からなる。また、充電装置６は、図２と同様に商用電源とインバータによる電圧変換手段を組み合わせたもの、あるいは太陽電池等の直流電源を用いることができる。
【００５０】
充電制御回路４は、次の要領で定電流充電から定電圧充電への切り替えを行う。
図１０のキャパシタモジュール３が、定格２．５Ｖのキャパシタ５個を直列接続して構成されていた場合、キャパシタモジュールの充電設定電圧は１２．５Ｖとなり、定電流充電から定電圧充電への切り替えを行う充電変化点電圧を１２Ｖ付近に設定しておく。
端子電圧検出器１５は、キャパシタモジュール３の端子電圧を充電変化点電圧１２Ｖと比較してそれを超える場合に、端子電圧と１２Ｖとの差を比較・差動増幅器１９で増幅し、トランジスタ２０とフォトカプラ２１を介して抵抗Ｒ７の両端に電圧を出力する。
また、充電電流検出器１６は、キャパシタモジュール３の充電電流を抵抗Ｒ８の両端電圧として取り出し、差動増幅器２２で増幅し、トランジスタ２３とフォトカプラ２４を介して抵抗Ｒ７の両端に電圧を出力する。よって抵抗Ｒ７の両端には、キャパシタモジュール端子電圧と充電変化点電圧１２Ｖの差に比例した増幅出力、および充電電流に比例した増幅出力を加算した電圧出力が得られることとなる。
また、充電電流制御器１７では、充電電流値を電圧換算して設定したＶref電圧と抵抗Ｒ７の両端電圧が常に等しくなるように、駆動トランジスタ２６をフィードバック制御して、充電装置６からキャパシタモジュール３への充電を行っている。
【００５１】
キャパシタモジュール３の端子電圧が１２Ｖよりも低い場合、抵抗Ｒ７への電圧出力は充電電流検出器１６からの出力のみとなり、端子電圧検出器１５による出力はない。従って、キャパシタモジュール３は、電圧Ｖrefによって設定される充電電流値で定電流充電されることとなる。一方、キャパシタモジュール３の端子電圧が１２Ｖを超えると、端子電圧検出器１５で端子電圧と１２Ｖとの差を増幅したものが、抵抗Ｒ７に電圧出力される。端子電圧検出器１５と充電電流検出器１６による抵抗Ｒ７への出力はＶref一定であるため、端子電圧検出器１５により出力が増加した分だけ充電電流検出器１６の出力が減少することとなる。
【００５２】
図１０の電気二重層キャパシタ充電装置で充電した際の充電電圧−充電電流特性を図１１に示す。１２Ｖから充電電流が緩やかに減少し、１２．５Ｖの充電電流０．５Ａまで低下させて充電を行うこととなる。このときの充電電流０．５Ａは、各キャパシタ内部の充電密度を均等化する補充電流に相当する。そしてキャパシタモジュールの端子電圧が１２．５Ｖを超えたことを満充電検出器１８で検出し、充電装置６による充電を停止する。
【００５３】
定電流充電から定電圧充電へ移行し始めるキャパシタモジュールの充電変化点電圧１２Ｖでは、５つのキャパシタ全てが２．４Ｖ±１０ｍＶの誤差ばらつき内に入る状態にあるため、充電電流を減少させてもある特定のキャパシタが満充電に達するのが遅くなるということはない。また、各キャパシタが満充電付近の２．５Ｖに達したとしても、充電密度を均等化する補充電を一定時間行う必要があり、図１０に示す充電装置で充電を行うことにより定電流充電から定電圧充電への効率よい切り替えを行うことができる。
【００５４】
図２の電気二重層キャパシタ充電装置において、充電時におけるキャパシタ電圧許容範囲の設定と、各キャパシタ電圧値をキャパシタ電圧許容範囲と比較してこれを超える場合に充電電流を制限する充電制御をマイクロプロセッサによるソフトウエア制御で行った例を図１２に示す。
図１２におけるキャパシタモジュールは、キャパシタ５個を直列接続している。直列接続されたキャパシタの各接続点電位をＡ−Ｄコンバータ３１で検出してＣＰＵに伝達し、ＣＰＵで各端子電圧を演算して求める。ＥＥＰＲＯＭ３０には、充電時の各平均電圧におけるキャパシタ電圧許容範囲を設定する基準設定手段と、各キャパシタ電圧値を上限電圧値と比較してこれを超える場合に充電電流を制限する信号を出力するプログラムがあらかじめ書き込まれている。
そして、Ａ−Ｄコンバータ３１から入力された各端子電圧とＥＥＰＲＯＭ３０に書き込まれた制御プログラムをもとに、ＣＰＵ２９において上限設定電圧の演算と各キャパシタ端子電圧との比較を行い、各端子電圧が上限設定電圧を超える場合は、Ｄ−Ａコンバータ３２を通して各キャパシタに並列に接続したパワーＮＰＮトランジスタ１０を導通制御し、リアルタイムで各キャパシタの充電制御を行うことで、充電設定電圧ですべてのキャパシタを満充電に一致させる。この際、ＥＥＰＲＯＭ３０に記述されている上限設定電圧式は（０．９×Ｖave＋０．２５）として、上限設定電圧Ｖaveを直列接続したキャパシタ電圧から求めてもよいし、全キャパシタの最大電圧と最小電圧を検出してその平均値を入力してもよい。また、全キャパシタの最小電圧Ｖlで記述された（７）式の上限設定電圧式ΔＶｈ＝（０．８２×Ｖｌ＋０．４５）を用いてもよい。さらに、マイクロプロセッサ２８に接続されたキャパシタの各キャパシタ容量を測定して、平均容量ばらつきをもとに平均電圧を補正した上で、ＥＥＰＲＯＭ３０のプログラム書き込みポート３３を用いて、制御プログラムを書き込むこともできる。
【００５５】
【発明の効果】
上記したように、本発明によれば、複数の電気二重層キャパシタを直列接続したキャパシタモジュールにおいて、各々のキャパシタ端子電圧を検出して満充電にすべてのキャパシタ電圧が一致するようなキャパシタ電圧許容範囲を設定して充電制御を行うことで、キャパシタに並列接続した充電電流制御用トランジスタにおける電力消費を低減し、放熱装置の小型化が可能となる。また、充電進行時において、最小電圧キャパシタは充電電流を制限することなく充電を進め、それ以外のキャパシタについて充電電流を制限することで、キャパシタモジュール全体を見たときに充電スピードを落とすことなく、最短時間で全てのキャパシタを満充電に達することができる。
また、キャパシタモジュールの充電設定電圧より低い電圧値に充電変化点を設けて、キャパシタモジュール電圧が充電変化点を超えた時点で定電流充電から定電圧充電に移行する充電制御方式を取ることで、充電設定電圧を越えて充電が進行することを抑制し、かつ満充電付近で補充電を行うことで、各キャパシタ内部の充電密度を均等化することができる。
また、直列に接続したキャパシタに接続した充電バランス回路において、キャパシタの平均電圧をもとにキャパシタ電圧許容範囲を設定する手段と各キャパシタ電圧値をキャパシタ電圧許容範囲と比較して充電電流を制限する信号出力をマイクロプロセッサによるソフトウエア制御で行うことで、充電バランス回路を小型化することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施例による電気二重層キャパシタ充電装置である。
【図２】電気二重層キャパシタ２個を直列接続した、キャパシタモジュールの実施例である。
【図３】図２のキャパシタモジュールにおける電気二重層キャパシタＣ１、Ｃ２の端子電圧の経時変化である。
【図４】図２のキャパシタモジュールにおける初回充電時のキャパシタＣ１、Ｃ２の端子電圧である。
【図５】キャパシタ５個を直列接続したキャパシタモジュールにおける初回充電時のキャパシタＣ１、Ｃ２の端子電圧である。
【図６】５個を直列接続したキャパシタモジュールにおけるＣ１、Ｃ２の端子電圧である。
【図７】キャパシタ５個を直列接続した、キャパシタモジュールの他の実施例である。
【図８】キャパシタ５個を直列接続した、キャパシタモジュールの他の実施例である。
【図９】キャパシタ５個を直列接続した、キャパシタモジュールの他の実施例である。
【図１０】本発明の実施例による電気二重層キャパシタ充電装置の充電制御回路の要部を記述したものである。
【図１１】図１０の電気二重層キャパシタ充電装置によるキャパシタモジュールの充電電圧−充電電流特性を記述したものである。
【図１２】キャパシタ５個を直列接続したキャパシタモジュールの他の実施例である。
【図１３】電気二重層キャパシタを２個直列接続した場合の従来例である。
【符号の説明】
１電気二重層キャパシタ
２充電バランス回路
３キャパシタモジュール
４充電制御回路
５電流検出器
６充電装置
７上限電圧設定器
８端子電圧検出器
９比較器
１０パワーＮＰＮトランジスタ
１１最小電圧検出器
１２最大電圧検出器
１３演算器
１４乗算器
１５端子電圧検出器
１６充電電流検出器
１７充電電流制御器
１８満充電検出器
１９比較・差動増幅器
２０トランジスタ
２１フォトカプラ
２２差動増幅器
２３トランジスタ
２４フォトカプラ
２５差動増幅器
２６トランジスタ
２７比較器
２８マイクロプロセッサ
２９ＣＰＵ
３０ＥＥＰＲＯＭ
３１Ａ−Ｄコンバータ
３２Ｄ−Ａコンバータ
３３ＥＥＰＲＯＭの書き込み端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a charging device for a capacitor module in which a plurality of electric double layer capacitors (hereinafter abbreviated as capacitors) are connected in series.
[0002]
[Prior art]
Electric double layer capacitors have dramatically higher capacities than conventional aluminum electrolytic capacitors, etc., and can be used for alternatives to lead-acid batteries as they can be rapidly charged and discharged with a large current and have a long cycle life. Use as an auxiliary power source for automobiles and fuel cell vehicles is also under consideration. Furthermore, by connecting a plurality of capacitors in series and parallel to form a large capacity capacitor module, it is also expected as a power storage device such as solar power generation.
[0003]
The rated voltage of these electric double layer capacitors depends on the decomposition voltage of the electrolytic solution and is as low as about 2.3 to 2.5 V. Therefore, when used as a power storage device, a plurality of capacitors are connected in series except for a part. The rated voltage is generally increased by connecting and used as a module (in addition, when a large capacity is required, these multiple modules are connected in parallel). However, when charging / discharging these serially connected modules, the terminal voltage varies due to the capacitance and leakage current variation of each capacitor, and the capacitor voltage exceeds the rated voltage. Will occur.
[0004]
When charging / discharging a module in which multiple capacitors are connected in series, taking into account the capacitance and leakage current variation of each capacitor, set the charging voltage lower than the rated voltage so that the capacitor voltage does not exceed the rated voltage. Must be used. However, the energy that can be stored in the electric double layer capacitor is W = CV²Based on the / 2 relationship, if the terminal voltage is made lower than the rated voltage, the charging energy is lowered by the square of the voltage. For example, when 2.0 V is fully charged with respect to the rated voltage of 2.5 V, only 64% of the chargeable energy can be charged.
[0005]
In order to solve this problem, Japanese Patent Application Laid-Open No. Hei 6-261442 detects each capacitor terminal voltage of an electric double layer capacitor connected in series, and determines that the terminal voltage has reached a predetermined value. A parallel monitor circuit for limiting the charging of the battery is disclosed. FIG. 13 is an example of a charge control circuit when two capacitors described in the above publication are connected in series. A parallel monitor circuit including shunt regulators IC1 and IC11, transistors Q1 and Q11, resistors R1 to R4 and R11 to 14 is connected to the capacitors C1 and C2, respectively, and charging is performed from the charging power source I1. When either one of the capacitors C1 and C2 reaches full charge, the current is bypassed by the parallel monitor circuit, and the capacitor terminal voltage is limited so as not to exceed a predetermined value. However, with this method, if individual capacitors connected in series have large capacitance variations or initial charge state variations, the first capacitor reaches the rated voltage and the parallel monitor is activated. It takes a relatively long time for the capacitor to be charged to the rated voltage. In addition, since the power consumed by the parallel monitor is a large amount of heat expressed by terminal voltage × bypass current, there is a problem in that it is necessary to provide a circuit element and a heat dissipation mechanism corresponding to the generated heat.
[0006]
In recent years, in the use of auxiliary power sources for electric vehicles and fuel cell vehicles, it is necessary to increase the charging current required for a module in which a plurality of capacitors are connected in series to about 100 A. However, when the parallel monitor of the capacitor that has reached the rated voltage first in the module bypasses the charging current, the bypass current becomes the charging current itself. In the case of a charging current of 100 A, the power consumed per parallel monitor becomes extremely large at 2.5 V × 100 A = 250 W when the rated voltage of the capacitor is 2.5 V. Therefore, an electronic component having a power capacity and a current rating that can bypass these charging currents 100% and a heat dissipation mechanism that keeps the charging current within a certain temperature are necessary, and an increase in the capacity of the parallel monitor is inevitable.
[0007]
Japanese Laid-Open Patent Publication No. 10-174283 discloses a charging method for monitoring a terminal voltage of a module in which a plurality of capacitors are connected in series and an individual capacitor terminal voltage and reducing a charging current at a predetermined voltage. . If this method is used, the power consumed by the parallel monitor can be reduced by reducing the power consumption by reducing the charge current when the parallel monitor circuit is operating, but the charge current will be reduced before full charge. There was a problem that it took a long time to charge.
[0008]
[Problems to be solved by the invention]
Due to the problems described above, when charging / discharging a plurality of capacitors connected in series, the power consumed by the charge current bypass monitor connected in parallel to each capacitor is minimized, and circuit elements such as transistors Therefore, a charging device with a reduced heat dissipation mechanism and a charging method with a shorter charging time are required.
[0009]
[Means for Solving the Problems]
The present invention solves the above-described problem, and when charging / discharging a plurality of capacitors connected in series, the terminal voltages coincide with each other at full charge in consideration of characteristic variation of each capacitor. By setting the capacitor allowable voltage range and controlling the charging current of each capacitor so as not to exceed this range, the power consumed by the charging current bypass transistor connected in parallel to each capacitor is minimized, It is an object of the present invention to provide a charging device in which circuit elements and a heat dissipation mechanism are miniaturized, and a charging method with a shorter charging time.
[0010]
  That is, in an electric double layer capacitor charging device configured by connecting a charging module and a capacitor module formed by connecting a charge balance circuit in parallel with an electric double layer capacitor connected in series,
The charge balance circuit is configured by connecting a terminal voltage detector, a comparator, a switching element, an upper limit voltage setter, a reference voltage setter, and a resistor,
  Average voltage of electric double layer capacitorV aveAnd for each capacitorRated voltageCharge setting voltageV tarAnd capacitance variation of each capacitorTolerance ΔCoOr tolerance of capacitance variation and leakage current variationDifference ΔC '+ ΔLFromAccording to formula (1) or (5) belowCapacitor voltage tolerance at each average voltage during chargingΔV c Or ΔV c 'The reference setting means for setting the capacitor voltage value and the capacitor voltage allowable rangeΔV c Or ΔV c 'And charging control means for limiting a charging current by conducting a charging balance circuit connected in parallel to the capacitor when exceeding this, a charging method for an electric double layer capacitor.
[0012]
  In addition, the average capacity of the above electric double layer capacitorC aveAnd the average capacity when assuming that each capacitor has no capacitance variationC oDifference fromΔC aveFind the capacitorVoltage tolerance ΔV ca Is set by the following formula (1) 'A method for charging an electric double layer capacitor.
  ΔVca = Vave + (Vtar−Vave) × ΔCave (1) ′
[0013]
  And the said charge balance circuit has a minimum voltage detector and a maximum voltage detector, respectively, detects the minimum voltage and the maximum voltage of all the capacitors,Divide the sum of the minimum and maximum voltage values in halfThe average value is obtained, and this is taken as the average voltage of the capacitor.temporary settingA method for charging an electric double layer capacitor.
[0014]
  Furthermore, in an electric double layer capacitor charging device configured by connecting a charging module and a capacitor module in which a charge balance circuit is connected in parallel with an electric double layer capacitor connected in series,
The charge balance circuit is configured by connecting a terminal voltage detector, a comparator, a switching element, an upper limit voltage setter, a reference voltage setter, and a resistor,
  Capacitor voltage tolerance by an upper limit voltage setter that detects the minimum voltage of all capacitors and sets this as the lower limit reference value, and adds the voltage variation set by the tolerance of capacitance variation and leakage current variation to the lower limit reference value Comparing each capacitor voltage value with the above capacitor voltage allowable range by a comparator, and limiting the charging current by conducting the charge balance circuit connected in parallel with the capacitor when the capacitor voltage value is high And a charging control means for charging the electric double layer capacitor.
[0015]
In the electric double layer capacitor charging device, the capacitor voltage allowable range converges to 0 as the capacitor average voltage approaches the capacitor charge setting voltage during the charging process.
[0016]
In the electric double layer capacitor charging device, a charging change point is provided at a voltage value lower than the charging setting voltage of the capacitor module, and when the capacitor module voltage exceeds the charging change point, a transition is made from constant current charging to constant voltage charging. An electric double layer capacitor charging method characterized by adopting a charge control method.
[0017]
Further, in the electric double layer capacitor charging device, the reference setting means for setting the allowable capacitor voltage range during charging, and the charging current is limited when each capacitor voltage value exceeds the allowable capacitor voltage range. The electric double layer capacitor charging method is characterized in that the charging control means for controlling is performed by software control by a microprocessor.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
As shown in FIG. 1, a charging device for an electric double layer capacitor is connected to a charging device by connecting a capacitor module in which a charge balance circuit is connected in parallel with an electric double layer capacitor connected in series, a current detector, and a charging control circuit. Configure.
As shown in FIGS. 2 and 7, the charge balance circuit is configured by connecting a terminal voltage detector, a comparator, a power NPN transistor, an upper limit voltage setter, a shunt regulator, and a resistor. Here, as shown in FIGS. 8 and 9, a maximum voltage detector and / or a minimum voltage detector, an arithmetic unit and / or a multiplier are provided between the terminal voltage detector and the upper limit voltage setter of the charge balance circuit. You may connect the circuit comprised by these.
As shown in FIG. 10, the charge control circuit is configured by connecting a terminal voltage detector, a charge current detector, a charge current controller, and a full charge detector.
By using the above electric double layer capacitor charging device, the capacitor at each average voltage during the progress of charging can be calculated from the average voltage of the electric double layer capacitor, the charge setting voltage of each capacitor, and the variation in capacitance of each capacitor or variation in leakage current. Reference setting means for setting a voltage allowable range, and charge control means for limiting a charging current by conducting a current balance circuit connected in parallel to the capacitor when each capacitor voltage value exceeds the capacitor voltage allowable range and exceeds this To charge the electric double layer capacitor.
Further, the difference between the combined capacity of the electric double layer capacitor and the combined capacity when it is assumed that there is no capacity variation among the capacitor cells is obtained, and the average voltage of the capacitor is corrected based on the difference.
Further, the difference between the average capacitance of the electric double layer capacitor and the average capacitance when it is assumed that there is no capacitance variation among the capacitors is obtained, and the average voltage of the capacitor is corrected.
[0019]
【Example】
Embodiments of the present invention will be described below with reference to the drawings.
An embodiment of an electric double layer capacitor charging device according to the present invention is shown in FIG. In FIG. 1, a capacitor module 3 includes a plurality of capacitors 1 connected in series and a charge balance circuit 2 connected in parallel thereto. The charging device 6 supplies power to the capacitor module 3 using a combination of a commercial power source and a voltage conversion means using an inverter, or a direct current power source such as a solar battery, and the charging control circuit 4 charges the terminal voltage and the capacitor module 3. Charge control is performed by detecting the current.
[0020]
FIG. 2 shows an example of a capacitor module in which two capacitors are connected in series, and includes capacitors C1 and C2 connected in series and a charge balance circuit 2 connected in parallel thereto. Among the voltages input to the upper limit voltage setting unit 7, the point A voltage is set to, for example, the resistance R1 = 11 kΩ and the resistance R2 = 9 kΩ, so that 0.45 × (capacitor module voltage / 2) Module voltage) = 0.9 × (capacitor average voltage Vave) can be obtained. The B point voltage is controlled by using a shunt regulator μPC1944 (manufactured by NEC) for the control IC 1 to control the D point voltage to 1.25 V, R5 = 10 kΩ, R6 = 2.5 kΩ, and resistance division of R5 and R6 0.25V can be obtained. The A and B point voltages are added by the upper limit voltage setter 7 and output as an upper limit voltage 0.9 × Vave + 0.25, and the comparator 9 compares the capacitor terminal voltages with the upper limit curve voltage. In a higher capacitor, the power NPN transistor 10 is turned on to limit the charging current. When the capacitor terminal voltage does not exceed the upper limit voltage, the charging proceeds without limiting the charging current. Note that the terminal voltage of the capacitor C2 has the same voltage reference as that of the upper limit voltage setting unit 7, so that a capacitor terminal voltage detector is not necessary.
[0021]
FIG. 3 shows the terminal voltages of the capacitors C1 and C2 during the charge / discharge cycle when the charge setting voltage of each capacitor in the capacitor module of FIG. 2 is 2.5V. Now, let us consider a case where the tolerance due to the variation in capacitance is ± 10%, and the capacity of the capacitor C1 is 20% smaller than that of C2. When the capacitors C1 and C2 are both discharged from the fully charged 2.5V, the terminal voltage of the C1 terminal voltage decreases at a speed 20% faster than C2. If the discharge is switched to charge after a certain period of time, the C1 terminal voltage will rise at a speed that is 20% faster than C2, so that the discharge depth and the charging speed will eventually cancel each other out and the battery will be fully charged again. Match.
As described above, when the discharge is started from the full charge and the charge is performed again, the effects of the discharge depth and the charge speed in the capacitors C1 and C2 are offset, so that the charge current limitation by the charge balance circuit 2 is not necessary. .
Here, a range in which the terminal voltage variation of each capacitor at the time of charging is canceled out at the time of full charging due to the relationship between the depth of discharge and the charging speed is defined as a cell voltage allowable range.
[0022]
The allowable capacitor voltage range at the time of charging is set based on the average voltage of the capacitor, the charging set voltage, and the capacitance variation tolerance. In order to make the terminal voltages of the capacitors C1 and C2 coincide with each other at full charge, the capacitance variation ΔC with respect to the voltage difference (Vtar−Vave) between the charge setting voltage Vtar and the average voltage Vave at the average voltage Vave.₀(Vtar-Vave) × ΔC in consideration of charging speed difference due to₀It is necessary to control so that the terminal voltages of the capacitors C1 and C2 fall within the range of. The capacitor voltage allowable range ΔVc allowed in the average voltage Vave in order to match the capacitors C1 and C2 with the charge setting voltage Vtar is calculated by the following equation (1).
[0023]
ΔVc = Vave + (Vtar−Vave) × ΔC₀                        (1)
[0024]
In FIG. 2, charge setting voltage Vtar = 2.5V, capacitance variation ΔC₀Is set to ± 10%, and this is substituted into equation (1).
[0025]
ΔVc = Vave + (2.5−Vave) × (± 0.1) (2)
[0026]
When this is expressed as the upper limit voltage Vh of the capacitor cell voltage allowable range, the following expression is obtained.
[0027]
Vh = 0.9 × Vave + 0.25 (3)
[0028]
Further, when expressed as the lower limit voltage Vl, the following equation is obtained.
[0029]
Vl = 1.1 × Vave−0.25 (4)
[0030]
If there is a capacitor terminal voltage that is lower than the lower limit voltage Vl, it is impossible to increase the charging current. Therefore, the charging balance circuit 2 continues charging without limiting the charging current. On the contrary, when there is a capacitor terminal voltage exceeding the upper limit voltage Vh, the charging current of the corresponding capacitor is limited by the charge balance circuit 2 and charging is advanced with a charging current that falls within the allowable voltage range. As described above, the effect of offsetting the difference in discharge depth and the difference in charge speed can be obtained in the case corresponding to the second and subsequent charge / discharge.
[0031]
FIG. 4 shows capacitor C1 and C2 terminal voltages at the time of initial charge in the capacitor module of FIG. Initial charging starts with both capacitors C1 and C2 at 0 volts. Until the terminal voltage of the capacitor C1 reaches 1.25V, the terminal voltage of the capacitors C1 and C2 falls within the previously set allowable voltage range, and thus the charging current is not limited by the charging balance circuit 2. However, if the capacitor C1 exceeds 1.25V, the allowable range is exceeded, so only the capacitor C1 is charged by limiting the charging current by the charge balance circuit 2 and reducing the charging speed. The charging current of the capacitor C1 is the difference between the charging current limit (20%) for matching the charging speed with the capacitor C2 and the voltage difference between the capacitors C1 and C2 opened until the capacitor C1 is charged to 1.25 V (0. The charging current is limited to a total of 33% of the charge (13%) of 25V). Therefore, after the capacitor C1 exceeds 1.25V, only the capacitor C1 is charged by limiting the charging current by 33%, and the capacitor C2 is charged without limiting the charging current. The terminal voltages of the capacitors C1 and C2 can be matched by the voltage.
As described above, when a canceling relationship between the depth of discharge and the charging speed cannot be obtained due to the natural discharge due to the initial charge or long-term standing, the terminal voltages of the capacitors C1 and C2 exceed the allowable capacitor voltage range during the charging process. For this reason, the charging current is limited by the charging balance circuit 2 and charging is advanced.
[0032]
Japanese Patent Application Laid-Open No. 6-261442 discloses a charging method in which the charging current is limited when the capacitor voltage reaches the charge setting voltage, and the charging current is limited when the capacitor voltage exceeds the allowable capacitor voltage range according to the present invention. Compare the charging method with the first charging.
Consider a case where the tolerance due to capacitance variation is ± 10% and the capacitor C1 is assumed to have a capacity 20% smaller than C2. In the charge limiting circuit of FIG. 13, when the capacitor C1 reaches 2.5V, the capacitor C2 is only 2.0V. Therefore, the capacitor C1 bypasses all charging currents to the parallel monitor side, and the capacitor C2 is 2 We will just wait until it reaches 5V. At this time, the time during which the capacitor C1 reaches the charge setting voltage and then continues to bypass all the charging currents reaches 20% of the total charging time.
On the other hand, in the charge control circuit of FIG. 2, 33% of the charging current is bypassed by the power NPN transistor 10 in the time until the capacitor C1 reaches 1.25 V to 2.5 V (60% of the total charging time). The terminal voltages of the capacitors C1 and C2 can be matched with full charge. Therefore, in the charge control circuit of FIG. 2, the transistor 10 having a small current capacity can be selected, and the power consumption (bypass current × capacitor terminal voltage) of the charge balance circuit 2 can be reduced. Is possible.
[0033]
The capacitor voltage tolerance range (1) used in the charge / discharge cycle examples of FIGS. 3 and 4 considers only the capacitance variation tolerance of each capacitor. In general, the variation in leakage current of a capacitor is smaller than the variation in capacitance. ΔC in equation (1)₀In other words, the allowable capacitor voltage range is expressed by equation (5).
[0034]
ΔVc ′ = Vave + (Vtar−Vave) × (ΔC ′ + ΔL) (5)
[0035]
As described above, when taking into account both the variation in capacitance and the variation in leakage current, it is only necessary to add the respective variations in tolerance and substitute them into equation (5), which corresponds to equations (3) and (4). The upper and lower limit voltages of the allowable capacitor voltage range can be easily derived.
[0036]
Next, a capacitor module when five capacitors are connected in series will be considered.
In order to simplify the case, the following description is considered as having only capacitance variation. When taking into account both the variation in capacitance and the variation in leakage current, the allowable capacitor voltage range may be set by adding the respective variations in the same manner as in equation (5).
When the capacitance variations of the five capacitors cancel each other and the combined capacitance variation of the capacitors becomes zero, the average voltage is located in the middle of the charge / discharge curve of each capacitor, so the two capacitors of FIG. 2 are connected in series. It is possible to set a capacitor voltage allowable range similar to that of the capacitor module. However, if the average capacitance of the capacitor varies depending on whether the capacitance is on the plus side or the minus side, there may be a case where the charging current cannot be effectively controlled by the upper limit voltage shown in FIG.
Now, as an example where the capacitance is larger, let us consider a case where, among the five capacitors, there is one + 10% capacitor and four -10% capacitors. FIG. 5 shows the capacitor terminal voltage at the time of initial charge by the capacitor C1 (4 pieces) of -10% and the capacitor C2 (1 piece) of + 10%. Since the average voltage depends on the capacitor C1 side, the upper limit voltage of the capacitor voltage allowable range shown in the equation (3) also depends on the C1 side.
When the capacitor C1 voltage is V1, the capacitor C2 voltage is obtained by 0.8 × V1. At this time, the capacitor average voltage Vave is obtained by the equation (6).
[0037]

[0038]
Substituting Vave of equation (6) into equation (3) and obtaining the capacitor voltage V1 exceeding the upper limit curve equation in FIG. 5, V1 = 1.84V, which is compared with 1.25V in the case of FIG. It becomes about 0.6V higher. Accordingly, until the terminal voltage of the capacitor C1 reaches from 1.84V to 2.5V, the charging current of the capacitor C1 is equal to the charging current limit (20%) for matching the charging speed with the capacitor C2 and the capacitor C1. Charging is advanced by limiting the charging current of 49% in total (29%) of the offset (29%) of the voltage difference (0.37 V) between the capacitors C1 and C2 that are open before being charged to 1.84V.
In the second and subsequent charging / discharging, there is a situation where the charging current cannot be effectively limited. In FIG. 6, when the capacitors C1 and C2 are discharged from the fully charged 2.5V, C2 should be a discharge curve a. However, since the average voltage is on the capacitor C1 side, C2 exceeds the upper limit voltage. The capacitor C2 discharges along the discharge curve b by bypassing 4% of the current to the charge balance circuit side during discharge. Also, during the second and subsequent charging, the relationship between the discharge depth of the capacitors C1 and C2 and the charging speed becomes unbalanced due to the 4% bypass current during the previous discharge, and the terminal voltage of the capacitors C1 and C2 at the intersection d Therefore, it is necessary to limit the charging current of the capacitor C1 by 20% from the intersection d to the charging setting voltage 2.5V and proceed with the charging.
As another example in which the capacitance is larger, consider the case where, among the five capacitors, there are four + 10% capacitors and one -10% capacitor. Although the description with the figure is omitted, in this case, since the average voltage depends on the C2 side, the voltage at which the capacitor C1 exceeds the upper limit voltage at the first charge is sufficiently smaller than 1.25 V, and gradually from the time when the charge is not progressing much. The charging current on the capacitor C1 side can be limited. Also, there is no capacitor voltage exceeding the upper limit voltage in the second and subsequent charging / discharging, and it is not necessary to limit the charging current.
[0039]
An example of a capacitor module in which five capacitors are connected in series is shown in FIG. Among the voltages input to the upper limit voltage setting unit 7, the point A voltage is set to 0.18 × from the capacitor average voltage Vave = capacitor module voltage / 5 by setting, for example, the resistance R1 = 41 kΩ and the resistance R2 = 9 kΩ. (Capacitor module voltage) = 0.9 × (capacitor average voltage Vave) can be obtained. For example, the shunt regulator μPC1944 (manufactured by NEC) is used for the IC1 to control the Dpoint voltage to 1.25 V, R5 = 10 kΩ, R6 = 2.5 kΩ, and the resistance voltage of R5, 6 is 0. 25V can be obtained. The A and B point voltages are added by the upper limit voltage setting unit 7 and output as an upper limit curve voltage 0.9 × Vave + 0.25, and the comparator 9 compares the capacitor terminal voltages with the upper limit curve voltage. In a capacitor higher than the voltage, the power NPN transistor 10 is turned on to limit the charging current. When the capacitor terminal voltage does not exceed the upper limit voltage, the charging proceeds without limiting the charging current.
[0040]
As shown in the previous series connection of five capacitors, if there is a difference in the average voltage of the capacitors due to variations in capacitance, the upper limit voltage in FIGS. 5 and 6 needs to be corrected.
For example, it is possible to measure the combined capacitance of the capacitor module, find the difference compared with the combined capacitance when there is no capacitance variation, and correct the capacitor average voltage using the difference of the combined capacitance. Table 1 shows that when the five capacitors in FIG. 5 are connected in series, the capacitance variation of each capacitor is assumed to be + 10% or −10%, and the capacitance variation of the capacitor and the average capacitor voltage are It shows the relationship.
[0041]
[Table 1]

[0042]
In Table 1, it can be seen that the inverted value of the capacitor combined capacitance variation is almost equal to the capacitor average voltage variation. Therefore, the composite capacity of the capacitor module is measured to determine the dispersion of the composite capacity of the capacitor, and this is used as the average voltage of the capacitor to correct Vave at the voltage at point A in FIG. The average voltage curve can be placed near the middle of the charge / discharge curves of the capacitors C1 and C2.
For example, when −10% C1 (4 pieces) and + 10% C2 (1 piece) in Table 1 are used, + 6% is obtained from the average voltage from Table 1, and the resistance R2 is changed to a variable resistance as shown in FIG. By adjusting the resistance of R2 using A, and correcting the A point voltage 0.9 × Vave by 6%, the average voltage curves of FIGS. 5 and 6 can be corrected with an error of 0.6%. .
[0043]
When the average voltage is corrected more accurately, the capacitance of each capacitor is measured and the average capacitance is calculated and obtained. Compared with the average capacitance when there is no capacitance variation, the difference is calculated based on the difference shown in FIG. By adjusting the resistance of R2 and correcting the point A voltage 0.9 × Vave, the average voltage in FIGS. 5 and 6 can be plotted at the midpoint of the charge / discharge curves of C1 and C2.
[0044]
As a method that does not require the correction of the average voltage, a method will be described in which the minimum terminal voltage and the maximum terminal voltage among the capacitor voltages are obtained and this average is used as the average voltage Vave. Among the capacitor voltages in FIG. 8, for each capacitor voltage detected by the terminal voltage detector 8, the minimum and maximum terminal voltages are obtained by the minimum voltage detector 11 and the maximum voltage detector 12, and the calculator 13 (maximum voltage value) + Minimum voltage value) / 2 is calculated. Subsequently, the multiplier 14 multiplies the output of the arithmetic unit 13 by 0.9 to obtain a point A voltage (0.9 × Vave). The point A voltage obtained by the multiplier 14 is added to the point B voltage by the upper limit voltage setting unit 7 and output as an upper limit curve voltage 0.9 × Vave + 0.25, which is used for comparison with each capacitor terminal voltage. It is done. The subsequent steps are the same as in the example of FIG. Vave in FIG. 8 is not the average value of all capacitor voltages, but the average of the maximum voltage value and the minimum voltage value. The average voltage curve can be plotted at the midpoint of the charge / discharge curve of each capacitor.
[0045]
As another method that does not require the correction of the average voltage, the minimum voltage of each capacitor voltage is detected and used as the lower limit reference value, and this value depends on the capacitance variation and leakage current variation tolerance of each capacitor. A method for setting the allowable capacitor voltage range by adding the set voltage variations will be described. When Vave is eliminated from the previously obtained upper and lower limit expressions (3) and (4), the following upper limit voltage can be obtained.
[0046]
Vh = 0.82 × Vl + 0.45 (Formula 7)
[0047]
The value of the upper limit voltage is obtained by substituting the minimum capacitor terminal voltage into Vl of this equation. This will be specifically described with reference to the circuit diagram of FIG. Among the capacitor voltages in FIG. 9, for each capacitor voltage detected by the terminal voltage detector 8, the minimum terminal voltage is obtained by the minimum voltage detector 11, and the output of the arithmetic unit 13 is multiplied by 0.82 by the multiplier 14. Thus, a point A voltage (0.82 × Vl) is obtained. The point A voltage obtained from the multiplier 14 is added to the point B voltage by the upper limit voltage setting unit 7 and output as the upper limit voltage 0.82 × Vl + 0.45, and is used for comparison with each terminal voltage. The subsequent steps are the same as in the examples of FIGS. As described above, in the method shown in the circuit diagram of FIG. 9, the tolerance for capacitance variation and leakage current variation is added based on the minimum voltage value. The capacitor voltage allowable range can be set without being affected by the above.
[0048]
In the charge balance circuit of FIGS. 2, 7, 8, and 9 of the above embodiment, a power NPN transistor is connected to the comparator, but a power PNP transistor, IGBT, FET, etc. are also used. can do.
[0049]
In the electric double layer capacitor charging device of FIG. 2, a charging change point is provided at a voltage value lower than the charge setting voltage of the entire capacitor module, and when the capacitor module voltage exceeds the charging change point, switching from constant current charging to constant voltage charging is performed. By taking the charge control method, more effective charge control can be performed. In FIG. 10, the electric double layer capacitor charging device is configured by connecting a capacitor module 3, a charging control circuit 4, and a charging device 6. The capacitor module 3 includes a plurality of capacitors 1 connected in series and a charge balance circuit 2 connected in parallel thereto. In addition, the charging device 6 can use a combination of a commercial power source and voltage conversion means using an inverter, or a DC power source such as a solar cell, as in FIG.
[0050]
The charging control circuit 4 performs switching from constant current charging to constant voltage charging in the following manner.
When the capacitor module 3 of FIG. 10 is configured by connecting five capacitors with a rating of 2.5 V in series, the charging setting voltage of the capacitor module is 12.5 V, and switching from constant current charging to constant voltage charging is performed. The charging change point voltage to be performed is set in the vicinity of 12V.
When the terminal voltage detector 15 compares the terminal voltage of the capacitor module 3 with the charging change point voltage 12V and exceeds the terminal voltage detector 15, the terminal voltage detector 15 amplifies the difference between the terminal voltage and 12V by the comparison / differential amplifier 19, A voltage is output across the resistor R7 via the photocoupler 21.
The charging current detector 16 takes out the charging current of the capacitor module 3 as a voltage across the resistor R8, amplifies it with the differential amplifier 22, and outputs a voltage across the resistor R7 via the transistor 23 and the photocoupler 24. . Therefore, at both ends of the resistor R7, an amplified output proportional to the difference between the capacitor module terminal voltage and the charging change point voltage 12V and a voltage output obtained by adding the amplified output proportional to the charging current are obtained.
In addition, the charging current controller 17 feedback-controls the driving transistor 26 so that the Vref voltage set by converting the charging current value into a voltage and the voltage across the resistor R7 are always equal to each other, and the charging module 6 to the capacitor module 3. Is charging to.
[0051]
When the terminal voltage of the capacitor module 3 is lower than 12V, the voltage output to the resistor R7 is only the output from the charging current detector 16, and there is no output from the terminal voltage detector 15. Therefore, the capacitor module 3 is charged with a constant current at a charging current value set by the voltage Vref. On the other hand, when the terminal voltage of the capacitor module 3 exceeds 12V, the terminal voltage detector 15 amplifies the difference between the terminal voltage and 12V and outputs the voltage to the resistor R7. Since the output to the resistor R7 by the terminal voltage detector 15 and the charging current detector 16 is constant Vref, the output of the charging current detector 16 is decreased by the amount that the output is increased by the terminal voltage detector 15.
[0052]
FIG. 11 shows the charging voltage-charging current characteristics when charging is performed with the electric double layer capacitor charging device of FIG. The charging current gradually decreases from 12V, and charging is performed by reducing the charging current to 12.5V to 0.5A. The charging current 0.5A at this time corresponds to a supplementary current that equalizes the charging density inside each capacitor. Then, the full charge detector 18 detects that the terminal voltage of the capacitor module has exceeded 12.5 V, and charging by the charging device 6 is stopped.
[0053]
At the charging change point voltage 12V of the capacitor module that starts to shift from constant current charging to constant voltage charging, the charging current may be reduced because all five capacitors are in the error variation of 2.4V ± 10mV. There is no slowdown for a particular capacitor to reach full charge. Further, even if each capacitor reaches 2.5V near full charge, it is necessary to perform supplementary charging for equalizing the charging density for a certain period of time. By charging with the charging device shown in FIG. Efficient switching to constant voltage charging can be performed.
[0054]
In the electric double layer capacitor charging apparatus shown in FIG. 2, the microprocessor performs the setting of the allowable capacitor voltage range at the time of charging and the charge control for limiting the charging current when each capacitor voltage value exceeds the allowable capacitor voltage range and exceeds this. FIG. 12 shows an example performed by software control according to the above.
The capacitor module in FIG. 12 has five capacitors connected in series. The connection point potentials of the capacitors connected in series are detected by the AD converter 31 and transmitted to the CPU, and the terminal voltages are calculated by the CPU. The EEPROM 30 is a program for outputting a reference setting means for setting a capacitor voltage allowable range at each average voltage during charging, and a signal for limiting the charging current when each capacitor voltage value is compared with an upper limit voltage value and exceeded. Is pre-written.
Then, based on each terminal voltage input from the A-D converter 31 and the control program written in the EEPROM 30, the CPU 29 compares the calculation of the upper limit set voltage with each capacitor terminal voltage, and each terminal voltage is set to the upper limit. When the set voltage is exceeded, the power NPN transistor 10 connected in parallel to each capacitor through the DA converter 32 is subjected to conduction control, and charge control of each capacitor is performed in real time, so that all capacitors are filled with the charge set voltage. Match the charge. At this time, the upper limit setting voltage equation described in the EEPROM 30 is (0.9 × Vave + 0.25), and the upper limit setting voltage Vave may be obtained from the capacitor voltage connected in series, or the maximum voltage and the minimum voltage of all capacitors. May be detected and the average value may be input. Further, the upper limit setting voltage expression ΔVh = (0.82 × Vl + 0.45) of the expression (7) described by the minimum voltage Vl of all capacitors may be used. Further, the capacitance of each capacitor connected to the microprocessor 28 is measured, the average voltage is corrected based on the average capacitance variation, and then the control program is written using the program write port 33 of the EEPROM 30. it can.
[0055]
【The invention's effect】
As described above, according to the present invention, in a capacitor module in which a plurality of electric double layer capacitors are connected in series, each capacitor terminal voltage is detected, and a capacitor voltage tolerance range in which all capacitor voltages coincide with full charge. By performing the charge control by setting, the power consumption in the charge current control transistor connected in parallel with the capacitor can be reduced, and the heat dissipation device can be downsized. In addition, when charging proceeds, the minimum voltage capacitor advances charging without limiting the charging current, and by limiting the charging current for other capacitors, without slowing down the charging speed when looking at the entire capacitor module, All capacitors can reach full charge in the shortest time.
In addition, by providing a charging change point at a voltage value lower than the charge setting voltage of the capacitor module, and by taking a charge control method that shifts from constant current charging to constant voltage charging when the capacitor module voltage exceeds the charging change point, It is possible to equalize the charging density inside each capacitor by suppressing charging from proceeding beyond the charge setting voltage and performing supplementary charging near the full charge.
Further, in the charge balance circuit connected to the capacitors connected in series, the means for setting the capacitor voltage allowable range based on the average voltage of the capacitor and each capacitor voltage value are compared with the capacitor voltage allowable range to limit the charging current. By performing signal output by software control by a microprocessor, the charge balance circuit can be reduced in size.
[Brief description of the drawings]
FIG. 1 is an electric double layer capacitor charging apparatus according to an embodiment of the present invention.
FIG. 2 is an embodiment of a capacitor module in which two electric double layer capacitors are connected in series.
3 is a change with time of terminal voltages of electric double layer capacitors C1 and C2 in the capacitor module of FIG. 2;
4 is a terminal voltage of capacitors C1 and C2 at the time of initial charge in the capacitor module of FIG. 2;
FIG. 5 shows terminal voltages of capacitors C1 and C2 at the time of initial charge in a capacitor module in which five capacitors are connected in series.
FIG. 6 shows terminal voltages of C1 and C2 in a capacitor module in which five are connected in series.
FIG. 7 is another embodiment of a capacitor module in which five capacitors are connected in series.
FIG. 8 shows another embodiment of a capacitor module in which five capacitors are connected in series.
FIG. 9 is another embodiment of a capacitor module in which five capacitors are connected in series.
FIG. 10 describes a main part of a charge control circuit of an electric double layer capacitor charging device according to an embodiment of the present invention.
FIG. 11 describes a charging voltage-charging current characteristic of a capacitor module by the electric double layer capacitor charging device of FIG.
FIG. 12 shows another embodiment of a capacitor module in which five capacitors are connected in series.
FIG. 13 is a conventional example when two electric double layer capacitors are connected in series.
[Explanation of symbols]
1 Electric double layer capacitor
2 Charge balance circuit
3 Capacitor module
4 Charge control circuit
5 Current detector
6 Charger
7 Upper limit voltage setting device
8-terminal voltage detector
9 Comparator
10 Power NPN transistor
11 Minimum voltage detector
12 Maximum voltage detector
13 Calculator
14 Multiplier
15 terminal voltage detector
16 Charge current detector
17 Charge current controller
18 Fully charged detector
19 Comparison and differential amplifier
20 transistors
21 Photocoupler
22 Differential amplifier
23 Transistor
24 Photocoupler
25 Differential amplifier
26 transistors
27 Comparator
28 Microprocessor
29 CPU
30 EEPROM
31 AD Converter
32 DA converter
33 EEPROM write terminal

Claims

In an electric double layer capacitor charging device configured by connecting a charging module and a capacitor module formed by connecting a charge balance circuit in parallel with an electric double layer capacitor connected in series,
The charge balance circuit is configured by connecting a terminal voltage detector, a comparator, a switching element, an upper limit voltage setter, a reference voltage setter, and a resistor,
The average voltage V ave of the electric double layer capacitor and the charge setting voltage V tar which is the rated voltage of each capacitor and the tolerance ΔC o of the capacitance variation of each capacitor, or the tolerance ΔC ′ of the capacitance variation and the leakage current variation from + [Delta] L, and the reference setting means for setting the capacitor voltage tolerance [Delta] Vc or [Delta] Vc 'in each average voltage during charging progress by the following [Equation 1] or [Equation 2],
Charge control means for limiting a charging current by conducting a charge balance circuit connected in parallel to the capacitor when each capacitor voltage value exceeds the capacitor voltage allowable range ΔVc or ΔVc ′ and exceeds the allowable voltage range ΔVc or ΔVc ′. To charge the electric double layer capacitor.

A mean volume C ave of the electric double layer capacitor, determines the difference [Delta] C ave and the average capacitance C o when it is assumed that there is no capacity variation in the capacitor, the capacitor voltage tolerance [Delta] V ca below Equation 3 The method for charging an electric double layer capacitor according to claim 1, wherein

The charge balance circuit has a minimum voltage detector and a maximum voltage detector, detects the minimum voltage and the maximum voltage of all capacitors, respectively, and divides the sum of the minimum voltage value and the maximum voltage value into two by an arithmetic unit. 2. The method for charging an electric double layer capacitor according to claim 1, wherein an average value thereof is obtained and temporarily set as an average voltage of the capacitor.

In an electric double layer capacitor charging device configured by connecting a charging device and a capacitor module in which a charge balance circuit is connected in parallel with an electric double layer capacitor connected in series,
The charge balance circuit is configured by connecting a terminal voltage detector, a comparator, a switching element, an upper limit voltage setter, a reference voltage setter, and a resistor,
Capacitor voltage tolerance by an upper limit voltage setter that detects the minimum voltage of all capacitors and sets this as the lower limit reference value, and adds the voltage variation set by the tolerance of capacitance variation and leakage current variation to the lower limit reference value Comparing each capacitor voltage value and the above capacitor voltage allowable range by a comparator, and limiting the charging current by conducting a charge balance circuit connected in parallel with the capacitor when the capacitor voltage value is high And a charge control means for charging the electric double layer capacitor.

5. The electric double layer capacitor charging device according to claim 1, wherein the capacitor voltage allowable range converges to 0 as the capacitor average voltage approaches the capacitor charge setting voltage when charging proceeds. Charging method.

In the above electric double layer capacitor charging device, a charging change point is provided at a voltage value lower than the charge setting voltage of the capacitor module, and the charge control is switched from constant current charging to constant voltage charging when the capacitor module voltage exceeds the charging change point. The electric double layer capacitor charging method according to claim 1, wherein a method is adopted.

In the electric double layer capacitor charging apparatus, reference setting means for setting an allowable capacitor voltage range during charging, and charging for limiting a charging current when each capacitor voltage value exceeds the allowable capacitor voltage range. 7. The electric double layer capacitor charging method according to claim 1, wherein the control means is controlled by software control by a microprocessor.