JP3736190B2

JP3736190B2 - Digital filter

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Publication number: JP3736190B2
Application number: JP09027699A
Authority: JP
Inventors: 祐悟須長
Original assignee: Fuji Electric FA Components and Systems Co Ltd
Current assignee: Fuji Electric FA Components and Systems Co Ltd
Priority date: 1999-03-30
Filing date: 1999-03-30
Publication date: 2006-01-18
Anticipated expiration: 2019-03-30
Also published as: JP2000286685A

Description

【０００１】
【発明の属する技術分野】
本発明は、フィルタ回路に係わり、特にディジタルフィルタに関する。
【０００２】
【従来の技術】
従来より、入力信号に含まれるノイズが内部に取込まれないようにするために、入力信号をフィルタリングするフィルタ回路が知られており、ノイズ除去能力を向上させる為に様々なフィルタ回路が提案されている。
【０００３】
フィルタ回路のうち、ディジタルフィルタ回路において、例えば、入力データ値を２回サンプリングして、１回目と２回目との値が一致した場合はその値をフィルタ後の入力として内部に取込む方式（二度読み照合方式／二段サンプリング方式；ローパスフィルタの一種）のディジタルフィルタ回路がある。
【０００４】
図８は、従来のディジタルフィルタ回路の構成の一例を示す図である。
同図に示すディジタルフィルタ回路は、２段構成のＤフリップフロップＦＦ１１、ＦＦ１２と、Exclusive ＯＲゲート（以下、ＥｘＯＲゲートと記す）Ｇ１１、及びセレクタＳより構成される。
【０００５】
入力信号ａは、１段目のＤフリップフロップＦＦ１１のＤ端子に入力し、フィルタクロックＦＣＬＫ（サンプリングクロック）の立ち上がりでこの入力信号ａがＦＦ１１のＱ端子より出力される（保持／出力する）。ＦＦ１１の出力は、セレクタＳに入力し、セレクタＳが「Ｓ＝１」側に切換えられている場合には、ＦＦ１１の出力はＦＦ１２の入力となる。セレクタＳの切換えは、ＥｘＯＲゲートＧ１１の出力により制御される。ＥｘＯＲゲートＧ１１には、入力信号と出力信号（ＦＦ１２の出力）とが入力しており、両者の値が不一致である場合は‘１’出力し、両者の値が一致している場合には‘０’出力する。セレクタＳは、ＥｘＯＲゲートＧ１１の出力が‘１’であるとき「Ｓ＝１」側に切換えられ、‘０’であるとき「Ｓ＝０」側に切換えられる。
【０００６】
これより、２段目のＤフリップフロップＦＦ１２には、セレクタＳが「Ｓ＝１」にあるときにはＦＦ１１の出力が入力し、セレクタＳが「Ｓ＝０」にあるときには自己（「ＦＦ１２）の出力が入力する。
【０００７】
このような構成において、例えば図９の図上左側に示すような正常な入力信号（通過域の信号）が入力した場合は、これを２回サンプリングすると１回目と２回目の値が一致するので、これをフィルタ後の出力信号として２段目のＦＦ１２から出力されることになる。詳しくは、まず、入力信号が‘０’から‘１’に変化すると、出力信号は‘０’であるので、ＥｘＯＲゲートＧ１１への２つの入力値は不一致となり、セレクタＳが「Ｓ＝１」側に切換えられる。そして、入力信号の変化後の最初のサンプリング・タイミング（フィルタクロックＦＣＬＫの立ち上がり）で、ＦＦ１１は入力信号‘１’を保持／出力し、セレクタＳが「Ｓ＝１」側に切換えられているので、このＦＦ１１の出力‘１’はＦＦ１２の入力端子Ｄｎに印加される。そして、図９の図上左側に示すように、入力信号が２回目のサンプリング時にも‘１’であった場合には、ＦＦ１２はＦＦ１１の出力である‘１’を保持／出力する。すなわち、入力信号の変化後の２回目のサンプリング・タイミングで出力信号が‘０’から‘１’になる。
【０００８】
一方、同図には示していないが、高周波ノイズ等による入力信号ａの‘１’に偶然サンプリング周期に同期して、１回目のサンプリング・タイミングでＦＦ１１が‘１’を保持／出力する場合がある。このような場合でも、２回目のサンプリング・タイミング前に入力信号ａは‘０’に戻るので（通常、フィルタ定数は、このような高周波ノイズによる‘１’を２回続けてサンプリングすることがないように設定されている）、このときＥｘＯＲゲートＧ１１への２つの入力値が一致する状態になり、セレクタＳが「Ｓ＝０」側に切換えられ、ＦＦ１２の入力は自己の出力となる。この為、２回目のサンプリング・タイミングにおいて、ＦＦ１２の保持／出力は、自己の現在の出力状態‘０’となるので、ノイズによる入力信号の変化が出力信号に反映されてしまうことがない。すなわち、ノイズを除去できる。
【０００９】
また、特に図示していないが、上記二度読み照合方式の他にも、カウンタ及び設定レジスタを組み合わせたフィルタ回路をフィルタクロックで動作させて、上記入力信号の値が所定の一定期間（カウンタＵＰするまでの間）変化しない場合にその値をフィルタ後の入力として内部に取込む方式のフィルタ回路も知られている。このカウンタ・メモリ方式のフィルタ回路においては、フィルタクロックＦＣＬＫの周波数は一定とし、その代わりにカウント値の設定内容を変更可能とすることにより、フィルタ定数を可変とすることができる。例えば、設定されたサンプリング継続回数が‘５’であるならば、ＦＣＬＫの立ち上がりエッジで５回続けて同一の入力値があった場合に、これをフィルタ後の信号として出力する。この場合、フィルタ定数は、［５×１／ＦＣＬＫ（時間）］となる。
【００１０】
この方式（カウンタ方式）には、ノイズを検出した場合に、カウント値を再ロードして最初からカウントし始めるモード（UP-RESETモード）と、カウント値を−１（デクリメント）してカウントを継続するモード（UP-DOWNモード）とがある。いずれのモードにおいても、カウント値が規定回数に達した時は、上記入力信号の値をフィルタ後の入力値として内部に取込む。いずれの方式でも、フィルタリングクロックを、１つの周波数、もしくは複数の中から１つの周波数を選んで、フィルタを動作させることができる。
【００１１】
【発明が解決しようとする課題】
上述した従来のディジタルフィルタ回路において、まず図８に示すような二度読み照合方式のフィルタ回路においては、ノイズによる短い幅（フィルタクロックのクロックサイクル以下の幅）の‘１’信号が入力しても、これを内部に取込んでしまうことはないが、これが偶然フィルタクロックに同期する形で連続して入力してきた場合（図９の図上右側に示すような状況）、誤って入力値として取込まれる可能性があった。すなわち、例えば図９の図上右側に示すように、高周波ノイズによる‘１’入力信号が連続して且つこれらが共に偶然サンプリング周期に同期した場合には、１段目のフリップフロップＦＦ１１によるサンプリング値が２回続けて‘１’となってしまうので、これが２段目のフリップフロップＦＦ１２の出力に反映されてしまう。すなわち、ノイズを除去できない。これを別の側面から言えば、入力信号において同図に点線で示す円（楕円）で囲った部分のような入力変化を検出することが、ノイズを検出（除去）することに繋がるが、この入力変化の幅が、フィルタクロックのクロックサイクル以下の幅である場合に、この‘０’部分を検出できない（ノイズを検出できない）可能性が生じることになる。
【００１２】
これに対して、従来より、上述したカウンタとレジスタとを組み合わせた回路において、周波数の高いクロックをフィルタクロックとして使用する方法が知られている。
【００１３】
しかしながら、この方式では、回路規模（特にカウンタ）が、フィルタクロックのサイクル時間とフィルタ時間定数との比率にほぼ比例して、増大してしまうという問題があった。
【００１４】
また、フィルタクロックサイクル以下の幅のパルス成分を遮断するような時定数を持つアナログフィルタ（通常、ＣＲフィルタ）を、ディジタルフィルタの前段に設けるという方法が従来より知られている。
【００１５】
この方法では、アナログフィルタの時定数はフィルタクロックサイクルに合わせることになり、フィルタ定数を大きくする必要がある場合はフィルタクロックの周期を大きく（周波数を低くする）しなければならない。
【００１６】
また、フィルタ定数が大きくなると、サンプリング間隔、すなわちフィルタクロック周波数の逆数が、それに比例して大きくなってしまい、この為、内部に取込まれるノイズパルスの幅も比例して大きくなってしまうという問題があった。
【００１７】
更に、上記のように内部に取込まれるノイズパルスの幅もフィルタ定数に比例して大きくなる為、フィルタ定数を選択可能（可変）とした場合、アナログフィルタの素子定数をも可変にするか、もしくは最大値に合わせなければならなくなるという問題があった。
【００１８】
これに対して、後段のディジタルフィルタが、上記カウンタ及び設定レジスタを組み合わせた回路である場合には、カウンタのビット数を増やす等してディジタルフィルタそのものの感度を高くしフィルタクロックを固定とすることで、上記アナログフィルタの時定数を固定とするという対処方法もある。
【００１９】
しかしながら、この方法では、フィルタクロックの周波数がある程度高くないと、アナログフィルタの素子定数が大きくなり、使用するＣＲも大きくなり、回路規模（消費電流、実装面積など）が増大する。一方で、フィルタクロックの周波数を高くすると、（所望のフィルタ定数に対して）カウンタのビット数を非常に大きくしなければならなくなり、この場合も回路規模の増大につながってしまうという問題があった。
【００２０】
本発明の課題は、ノイズ除去能力を高めることでき、更に回路規模を増大させることなくノイズ除去能力を高めることでき、またノイズ除去能力をフィルタ定数に関係なく一定とできるディジタルフィルタを提供することである。
【００２１】
【課題を解決するための手段】
本発明による第１のディジタルフィルタは、フィルタ定数に対応するフィルタクロックにより動作するカスケード接続された第１、第２のレジスタを有し、２段サンプリング方式で入力信号をフィルタリングするディジタルフィルタであって、前記フィルタクロックより高い周波数のノイズ検出用クロックにより前記入力信号に含まれるノイズ成分を検出すると前記第２のレジスタの出力の更新を抑制するノイズ検出／制御手段を有する。
【００２２】
例えば、上記第１のディジタルフィルタは、前記第１のレジスタの出力または第２のレジスタの出力のいずれかを該第２のレジスタに入力させるセレクタを有し、前記ノイズ検出／制御手段は、前記第１のレジスタの出力と第２のレジスタの出力とが不一致であるときに、前記第１のレジスタの出力と前記入力信号とが不一致になったことを検出すると、前記第１のレジスタの出力が前記第２のレジスタに入力しないように前記セレクタを切換え制御する。
【００２３】
上記第１のディジタルフィルタによれば、２段サンプリング方式のディジタルフィルタにおいて、フィルタクロックより高い周波数のノイズ監視用クロックを用いてノイズ検出するノイズ検出／制御手段を設けることで、ノイズ除去能力をフィルタ定数に依存せずに、高めることができる。
【００２４】
また、例えば、前記フィルタクロックは、前記ノイズ監視用クロックに基づいて任意の分周比で生成される。あるいは、前記フィルタクロックは、前記ノイズ監視用クロックに基づく任意の周波数のクロックとして生成されるものである。
【００２５】
このようなフィルタクロック周波数を選択可能とした場合でも、上記第１のディジタルフィルタによれば、任意のフィルタ定数に対応すると共に、ノイズ除去能力を一定（ノイズ監視用クロックの周波数による）とすることができる。
【００２６】
更に、上記フィルタクロック周波数を選択可能とした場合において、ディジタルフィルタの外部にアナログフィルタを置く構成（一般的に知られている）においても、上記第１のディジタルフィルタによれば、このアナログフィルタの素子定数は、小さくでき且つフィルタ定数に関係なく共通化できる。
【００２７】
本発明による第２のディジタルフィルタは、フィルタ定数に対応するフィルタクロックにより動作するカスケード接続された第１、第２のレジスタを有し、カウンタ方式で入力信号をフィルタリングするディジタルフィルタであって、前記フィルタクロックより高い周波数のノイズ検出用クロックで動作し、前記入力信号に含まれるノイズを検出すると、前記第２のレジスタの出力の更新を抑制するノイズ検出／制御手段を有する。
【００２８】
前記カウンタ方式は、ＵＰ−ＲＥＳＥＴモードのカウンタ方式またはＵＰ−ＤＯＷＮモードのカウンタ方式であり、前記ノイズ検出／制御手段は、ノイズを検出した場合、前記ＵＰ−ＲＥＳＥＴモードのカウンタ方式においてはカウンタに設定値を再ロードさせ、前記ＵＰ−ＤＯＷＮモードのカウンタ方式においてはカウントダウンさせる。
【００２９】
従来のカウンタ方式では、フィルタクロックの周波数を高くすることによりノイズ除去能力を高めることは出来たが、回路規模が増大してしまう。上述した第２のディジタルフィルタによれば、ノイズ検出用クロックにより動作するノイズ検出／制御手段によってノイズ除去能力を高めることが出来るので、回路規模が増大してしまうことはない。
【００３０】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態について説明する。
まず、本発明の第１の実施例について、図１、図２を参照して説明する。
【００３１】
図１は、第１の実施例によるディジタルフィルタ回路１０の構成図である。
尚、同図に示す回路１０を、２度読みフィルタ回路（破線部Ａ）とフィルタクロック微分回路（破線部Ｂ）とに分けているのは、入力信号が複数（ｎ本）ある場合には、２度読みフィルタ回路は破線部Ａに示す回路がビット数分（ｎ）必要であるが（但し、各Ｄ−フリップフロップＦＦ１、ＦＦ２、ＦＦ３は、入出力がｎ本分（Ｄn、Ｑn）あるものが１つあればよい）、フィルタクロック微分回路は１つでよいからである。
【００３２】
同図において、例えばＩ／Ｏ装置等に入力される入力信号ａは、カスケード接続された２つのレジスタ（ＦＦ１、ＦＦ２）の一段目のＤ−フリップフロップＦＦ１に入力し、フィルタリング後の入力信号（出力信号ｂ）として２段目のＤ−フリップフロップＦＦ２より出力される。これら２段のレジスタ（ＦＦ１、ＦＦ２）は、フィルタクロックＦＣＬＫによって動作する。
【００３３】
上記２段のレジスタ（ＦＦ１、ＦＦ２）の間には、セレクタＳが設けられている。セレクタＳは、入力信号ａが正常な時は「Ｓ＝０」側に切換えられており、ＦＦ１の出力ｃがＦＦ２の入力ｄとなっている。そして、後述する不一致検出器によって“不一致検出”（ノイズ検出）されたときには「Ｓ＝１」側に切換えられＦＦ２は自己の出力ｂをループ入力する。
【００３４】
上記不一致検出器は、Ｄ−フリップフロップＦＦ３、及び２つのＥｘＯＲゲートＧ１、Ｇ２とＡＮＤゲートＧ３とＯＲゲートＧ４より構成される（図上、一点鎖線で示す）。不一致検出器は、上記一段目と二段目のレジスタ（ＦＦ１、ＦＦ２）の保持／出力値が不一致（ｂ≠ｃ）である期間に、一段目のレジスタ（ＦＦ１）への入力すなわち入力信号ａと、ＦＦ１の出力ｃとが不一致（ａ≠ｃ）となったことを検出すると、セレクタＳを切換え制御する。換言すれば、不一致検出器は、ノイズ等によってＦＦ１の出力値ｃが変化していた場合には、これを検出して、ＦＦ１の出力がＦＦ２の出力に反映されないようにする為の回路である。また、不一致検出器は、サンプルクロックＳＣＬＫ（フィルタクロックＦＣＬＫより高い周波数のノイズ監視用クロック）で動作する回路であり、フィルタ定数とは関係なく（フィルタクロックＦＣＬＫの周波数に依存することなく）、高い周波数でノイズを除去することを可能にする。
【００３５】
以下、この不一致検出器の動作について更に詳細に説明する。
ＥｘＯＲゲートＧ１には、ＦＦ１の出力ｃとＦＦ２の出力ｂが入力している。ＥｘＯＲゲートＧ１は、一段目と二段目のレジスタ（ＦＦ１、２）の出力値が不一致（ｂ≠ｃ）であるか否かを検出する構成である（不一致である場合‘１’出力する）。ＥｘＯＲゲートＧ２には、ＦＦ１の出力ｃと入力信号ａが入力している。２つのＥｘＯＲゲートＧ１、Ｇ２の出力は、ＡＮＤゲートＧ３に入力している。
【００３６】
上記ＥｘＯＲゲートＧ１、Ｇ２及びＡＮＤゲートＧ３より成る構成では、ＦＦ１とＦＦ２の出力値が不一致（ｂ≠ｃ）である期間、すなわち入力信号ａの値が変化した後の最初のサンプリング時（ＦＣＬＫの立ち上がり）から２回目のサンプリング時までの間、ＥｘＯＲゲートＧ１は‘１’出力することになり、この間にＦＦ１の入力と出力が一致しない状態（ａ≠ｃ）になると、ＥｘＯＲゲートＧ２も‘１’出力するので、ＡＮＤゲートＧ３の出力ｅは‘１’となる。
【００３７】
ＯＲゲートＧ４及びＦＦ３より成る構成は、上記ＥｘＯＲゲートＧ１、Ｇ２及びＡＮＤゲートＧ３より成る構成による不一致検出結果を、次のフィルタクロックＦＣＬＫの立ち上がりでフィルタクロック微分回路（Ｄ−フリップフロップＦＦ４及びＮＡＮＤゲート１０）により生成／出力されるサンプルクリア信号ＳＣＬＲによってクリアされるまでの間、保持する為の構成である。
【００３８】
上述した不一致検出器の動作により、セレクタＳは、不一致検出（ノイズ検出）された場合は、ＦＦ３の出力ｆ（＝１）によって、次のフィルタクロックＦＣＬＫの立ち上がりまでの間、「Ｓ＝１」側に切換えられる。これより、ＦＦ２は、自己の出力ｂを入力とする（現在の出力値を維持する）。このように、例えば高周波ノイズが２度連続して入り、これが２度とも偶然フィルタクロックＦＣＬＫの立ち上がりに同期してしまっても、ＦＦ２の出力ｂはこれに影響されることなく現在値を維持することになり、結果として、ＦＣＬＫのサイクルより短いノイズパルスがあっても、これがＳＣＬＫのサイクルより大きい幅であれば除去することができ、ノイズ除去能力が向上する。
【００３９】
上述した図１に示す構成のフィルタ回路の具体的な動作の一例について、以下、図２を参照して説明する。
図２に示す例では、ＦＣＬＫの各立ち上がり時をｔ1 〜ｔ6 とし、入力信号ａは、本来、ｔ4 の時点の少し手前で‘０’から‘１’になるのが正しい信号であるが、ｔ2 とｔ3 にかかるところでそれぞれ高周波ノイズによる短い‘１’信号が入ってしまっているものとする。
【００４０】
このような入力信号ａでは、上述した従来の回路では、ｔ2 とｔ3 のＦＣＬＫの立ち上がりで２度続けて‘１’を読んでしまうため、ｔ3 の時点でフィルタ後の出力値が‘１’になってしまう。すなわち、ノイズを取込んでしまう。別の言い方をするならば、従来の回路では、図上に点線の円（楕円）で示す位置の入力変化（ノイズを認識し得る変化）が、ＦＣＬＫの周期より短い幅である場合には、これを検出できない可能性があった。
【００４１】
一方、図１の回路では、まず、ＦＣＬＫの立ち上がり（ｔ2 ）で、ＦＦ１は１番目のノイズの‘１’を読み込んで‘１’出力し、（このときセレクタＳは「Ｓ＝０」側になっているので）ＦＦ１の出力ｃはＦＦ２の入力ｄとなる。
【００４２】
ＦＦ２の出力ｂは、次のＦＣＬＫの立ち上がり時（ｔ3 ）までは‘０’であるので、ＦＦ１の出力ｃとＦＦ２の出力ｂとは不一致となり、ＥｘＯＲゲートＧ１は‘１’出力することになる。この状態で、上記図２上に点線円（楕円）で示す入力変化があると（入力信号ａの値が‘０’になると）、ＦＦ１の入力ａ（‘０’）と出力ｃ（‘１’）とは不一致となるので、ＥｘＯＲゲートＧ２の出力も‘１’となり、これよりＡＮＤゲートＧ３の出力ｅは‘１’となり、これがＯＲゲートＧ４を介してＦＦ３に入力する。ＦＦ３は、サンプルクロックＳＣＬＫで動作しており、上記のように入力が‘１’になった後のＳＣＬＫの立ち上がりでこの入力値‘１’を保持／出力する。すなわち、図２に示すように、ＦＦ３の出力ｆの値が‘１’に変わる。このとき、ＦＦ３の出力変化に応じてセレクタＳは「Ｓ＝１」側に切換えられるので、図２に示すようにＦＦ２の入力値は、上記‘１’の状態から自己の出力値‘０’に変わる。
【００４３】
これにより、次のＦＣＬＫの立ち上がり（ｔ3 ）時に、ＦＦ２は自己の出力値‘０’を取込むので、上記ノイズによるＦＦ１の出力‘１’が出力信号ｂに反映されてしまうことはない（すなわち、内部にノイズを取込まない）。
【００４４】
尚、このとき、上述したフィルタクロック微分回路の動作により図２に示すように生成されるサンプルクリア信号ＳＣＬＲによってＦＦ３はクリアされる。これより、その出力ｆは‘０’になり、セレクタＳは「Ｓ＝０」側に切換えられるので、再び、ＦＦ１の出力ｃがＦＦ２の入力ｄとなり、図２に示すように、ＦＦ２の入力ｄは‘１’になっている。
【００４５】
サンプリング・タイミングｔ3,ｔ4 の間にある、ＦＣＬＫでは検出できない入力変化（点線で囲っている部分）についても、同様に、上述したＳＣＬＫで動作する不一致検出器によって検出されるので、ＦＦ３の出力ｆが‘１’になり、セレクタＳは「Ｓ＝１」側に切換えられる。よって、図２に示すようにＦＦ２の入力ｄは、自己の出力値‘０’に変わるので、次のＦＣＬＫの立ち上がり（ｔ4 ）時に、ノイズによるＦＦ１の出力‘１’が出力信号ｂに反映されてしまうことはない（すなわち、内部にノイズを取込まない）。
【００４６】
このように、第１の実施例のフィルタ回路によれば、特に２度読み照合方式のフィルタ回路において、従来の回路ではフィルタクロックＦＣＬＫの周期より短い幅の入力変化は検出できない（ノイズとして認識できない）可能性があったが、フィルタクロックＦＣＬＫより高い周波数の検出用クロックであるサンプルクロックＳＣＬＫで動作する不一致検出器によりこれを検出することにより、誤ってノイズを取込んでしまうことはない。ノイズ除去能力を、フィルタクロックＦＣＬＫの周波数に依存することなく、サンプルクロックＳＣＬＫの周波数によって一定とすることができる。
【００４７】
尚、図２に示すように、入力信号が正常な形としての‘１’となった場合には、フィルタクロックＦＣＬＫの立ち上がり（ｔ4 ）でＦＦ１がこれを保持／出力すると共にＦＦ１の出力ｃがＦＦ２の入力ｄ（‘１’）となる。そして、この状態のまま、次のＦＣＬＫの立ち上がり（ｔ5 ）を迎えるので、このときＦＦ２の入力ｄの値‘１’をＦＦ２が保持／出力し、出力信号ｂが‘１’となる。
【００４８】
上述した第１の実施例によるディジタルフィルタ回路１０によれば、フィルタクロックＦＣＬＫの周波数を以下に説明するように選択可能（フィルタ定数を可変）とする構成において、ノイズ除去能力に関して更なる効果が得られるようになる。これについて、以下、図３を参照して詳述する。
【００４９】
図３は、図１のフィルタ回路に複数のフィルタ定数を設定可能にする構成の一例を示す図である。
図３（ａ）には、フィルタクロックＦＣＬＫのフィルタ定数（１／ｆ（ｆ；周波数））を、源周波数（ＳＣＬＫ）の２ⁿ（２のｎ乗）の中から選択できるようにする構成を示す。
【００５０】
図上右側には、図１のフィルタ回路１０を示す。このフィルタ回路１０に入力する上記サンプルクロックＳＣＬＫには、源周波数クロックをそのまま用いる。
クロック分周器２２は、フィルタ回路１０に出力するフィルタクロックＦＣＬＫのフィルタ定数を、入力する源周波数クロック（ＳＣＬＫ）の２ⁿ（２のｎ乗）の中から、設定内容（分周比ｎ）に応じて決定できるようにする構成である。クロック分周器２２については、従来より知られているものを用いればよいので特に説明しないが、例えば、分周器（カウンタ等）とセレクタとにより構成される。上記設定内容（分周比ｎ）は、適宜、外部等より設定入力されて分周比設定レジスタ２１に格納されており、クロック分周器２２はこの設定内容に応じたフィルタクロックＦＣＬＫを生成／出力する。
【００５１】
図３（ｂ）には、フィルタクロックＦＣＬＫを任意の周波数に設定可能にする構成を示す。
図上右側には、図１のフィルタ回路１０を示す。このフィルタ回路１０に入力する上記サンプルクロックＳＣＬＫには、源周波数クロックをそのまま用いる。
【００５２】
周波数設定レジスタ２３には、外部より設定入力される任意の周波数データが格納される。
ＤＤＡ（Digital Differential Analyzer ）周波数変換器は、源周波数クロックで動作し、周波数設定レジスタ２３に格納されている周波数のフィルタクロックＦＣＬＫを生成／出力する。
【００５３】
ここで、一般に、ディジタルフィルタのフィルタ定数は、数百μ秒から数ｍ秒のオーダーである。一方、ディジタル回路を構成するＩＣやＬＳＩ等は数百MHz 、数ｎ秒のオーダーで動作できる。したがって、サンプルクロックＳＣＬＫを非常に高い周波数にした場合、それに比例して本実施形態のフィルタ回路１０のノイズパルス除去能力は高まり、しかもそれはフィルタクロック周波数に関係なく一定となる。
【００５４】
特に、図３（ａ）に示すようにフィルタクロックＦＣＬＫのフィルタ定数をサンプルクロックＳＣＬＫの２ⁿの中から選択可能とする構成では、一定の高い周波数でノイズ除去を可能とする本発明の効果がより大きく得られる。また図３（ｂ）に示すようにフィルタクロックＦＣＬＫ周波数を任意に設定可能とする構成においても、ＤＤＡ回路のビット数を大きくとった場合に周波数設定範囲が広がるため、同様に効果がより大きくなる。
【００５５】
更に、当該ディジタルフィルタの外部にアナログフィルタを置く構成においては、上記のようにフィルタ定数が可変であっても、外部に置くアナログフィルタの素子定数は小さくでき且つフィルタ定数に関係なく共通化できる。
【００５６】
次に、以下、図４、図５を参照して、第２の実施例によるフィルタ回路について説明する。
尚、当該第２の実施例、及び後述する第３の実施例は、従来のカウンタ・メモリ方式のフィルタ回路に対して、上記第１の実施例のフィルタ回路における本発明の特徴を適用するものである。
【００５７】
図４は、第２の実施例によるディジタルフィルタ回路３０の構成図である。
尚、同図に示す構成において、図１に示す構成と略同一の構成でよい場合には、同一符号を付してある。すなわち、フィルタクロックＦＣＬＫで動作する２段のレジスタ（ＦＦ１、ＦＦ２）と、その間に設けられたセレクタＳとによる構成は図１の構成とほぼ同じでよい（但し、セレクタＳがカウンタ３１からのカウントキャリー信号ｋにより切換え制御される点は異なる）。また、不一致検出器、フィルタクロック微分回路も図１の構成とほぼ同じでよいが、不一致検出器におけるＥｘＯＲゲートＧ１の出力が、ＡＮＤゲートＧ３の他に、Ｄ−フリップフロップＦＦ５及びＡＮＤゲートＧ６にも入力しており、またＯＲゲートＧ７にも入力（反転入力）している点が異なっている。また、Ｄ−フリップフロップＦＦ３の出力信号ｆは、セレクタＳの切換え制御に用いられるのではなく、ＯＲゲートＧ８を介して、カウンタ３１へのカウンタロード信号ｉとして用いられる。また、図４（及び図６）では、入力１ビット分についてフィルタ回路を構成した例を示してある。
【００５８】
図４において、Ｄ−フリップフロップＦＦ５及びＡＮＤゲートＧ６より成る構成は、不一致検出器のＥｘＯＲゲートＧ１によってＦＦ１の出力が変化したことが検出されると、これをカウンタ３１に通知する為の信号ｇ（ＦＣＬＫ１周期幅）を生成／出力する為の構成である。この信号ｇは、ＯＲゲートＧ８を介して、カウンタロード信号ｉとしてカウンタ３１のＬＤ端子に入力される。また、この信号ｇは、ＪＫフリップフロップＦＦ６のＪ端子にも入力しており、ＦＦ６は次のＦＣＬＫの立ち上がりから信号ｇの値を保持／出力する。すなわち、カウントイネーブル信号ｈを保持／出力する。カウントイネーブル信号ｈが‘１’である間は、カウンタ３１のＵＰ端子には常に‘１’が印加されているので、ＦＣＬＫの立ち上がり毎にカウントアップされていく。
【００５９】
このように、カウンタ３１は、ＦＦ１とＦＦ２の出力が不一致となったとき（入力信号ａが変化したとき）、カウンタ値設定レジスタ３２に格納されている設定値（初期値）をロードし、カウントを開始する。
【００６０】
ＦＦ６の出力状態は、通常、カウンタ３１よりカウンタキャリー信号ｋが‘１’出力されるまで保持されるが、ＥｘＯＲゲートＧ１によりＦＦ１の出力ｃとＦＦ２の出力ｂとが一致する状態になったことが検出されると、カウントイネーブル信号ｈは‘０’となる。
【００６１】
また、カウンタロード信号ｉは、不一致検出器により上述した第１の実施例の場合と略同様にして不一致が検出された場合にも‘１’となる。これによって、不一致検出器によりノイズが検出された場合には、再ロードして最初からカウントし直すようにすることができる。
【００６２】
上述した図４に示す構成のフィルタ回路の具体的な動作の一例について、以下、図５を参照して説明する。
同図に示す例では、カウンタ値設定レジスタ３２には設定値‘７’が格納されており、カウンタ３１は１６進カウンタであるものとして説明する。
【００６３】
まず、入力信号ａには、図２で説明した場合と略同様に、ノイズによって短い幅の‘１’が連続して入っているものとする。入力信号ａの最初の‘１’によってサンプリング・タイミング（ｔ1 ）でＦＦ１の出力ｃが‘１’となり、これよりＥｘＯＲゲートＧ１の出力が‘１’となるので、ＦＦ５とＡＮＤゲートＧ６により上記ＦＣＬＫの１周期幅の‘１’信号ｇが生成／出力され、これが、ＯＲゲートＧ８を介して、カウンタロード信号ｉとしてカウンタ３１のＬＤ端子に入力される。また、この信号ｇはＦＦ６のＪ端子にも入力され、このＦＦ６により次のＦＣＬＫの立ち上がり（ｔ2 ）からカウンタ３１へのカウントイネーブル信号ｈ（‘１’）が保持／出力される。このような動作により、図５に示すように、入力信号ａが‘１’に変化すると、カウンタロード信号ｉによりカウンタ値設定レジスタ３２に格納されている設定値‘７’がカウンタ３１にロードされ、更にカウントイネーブル信号ｈが‘１’となりカウント開始される。
【００６４】
ここで、図５に示すような入力信号ａに対してＦＣＬＫが同図に示すような周期／タイミングとなっている場合には、従来の回路では、ＦＣＬＫの立ち上がりがノイズを検出し得る入力変化（図上に点線で示す円の部分）に掛らないと、ノイズであることを認識できずにそのままカウントが続行され、結果としてノイズを取込んでしまう。
【００６５】
これに対し、図４の回路では、例えばタイミングｔ3 とｔ4 の間の入力信号ａの変化（上記点線で示す円の部分）を、ＦＣＬＫより高い周波数のクロック（ＳＣＬＫ）で動作する不一致検出器により検出できるので、ノイズであることを認識でき、最初からカウントし直すようにすることができる。
【００６６】
すなわち、不一致検出器により、ＦＦ１の出力ｃとＦＦ２の出力ｂとが不一致である期間に、入力信号ａとＦＦ１の出力ｃとが不一致になったことが検出され、図５に示すように、ＦＦ３より‘１’出力されると、これがＯＲゲートＧ８を介してカウンタロード信号ｉとしてカウンタ３１に入力される。これより、カウンタ３１はカウンタ値設定レジスタ３２に格納されている設定値‘７’を再ロードする。そして、最初からカウントし直す。
【００６７】
同様に、タイミングｔ6 後の短い入力変化も、不一致検出器により検出できるので、同図に示すようにカウンタ３１は、再び、カウンタ値設定レジスタ３２に格納されている設定値‘７’を再ロードして、最初からカウントし直す。
【００６８】
その後は、入力信号ａは正常な状態の‘１’となっているので、カウンタ３１は再ロードすることなくカウントを続行し、カウント値が‘ｆ（１６進数）’となったときカウンタキャリー信号ｋを‘１’出力する。このカウンタキャリー信号ｋによってセレクタＳは「Ｓ＝１」側に切換えられるので、ＦＦ１の出力ｃがＦＦ２の入力ｄとなる。これより、次のＦＣＬＫの立ち上がりタイミングでＦＦ２からの出力信号ｂは‘１’となる。
【００６９】
このように第２の実施例のフィルタ回路３０によれば、ＦＣＬＫでは検出できないような幅／タイミングのノイズに対しても、ＦＣＬＫより高い周波数のサンプルクロックＳＣＬＫで動作する不一致検出器によってノイズであることを検出できるので、カウントを最初からやり直し、正常にフィルタリングすることができる。
【００７０】
上述した従来の方法ではノイズ除去能力を上げる為にＦＣＬＫの周波数を高くすると、フィルタ定数に対して必要となるカウント数が増えるので、カウンタ、メモリのビット数を大きくしなければならず、このビット数に応じて回路規模が増大してしまったが、上記第２の実施例のフィルタ回路３０によればＦＣＬＫの周波数に依らずにノイズ除去能力を高めることができるので、回路規模を増大させることなくノイズ除去能力を向上させることができる。
【００７１】
上記第２の実施例のフィルタ回路３０では、ノイズを検出した場合は最初からカウントし直していたが、微小なノイズであれば無視して継続したいような場合もある。
【００７２】
このような場合に対して、以下、図６、図７を参照して、第３の実施例について説明する。
図６は、第３の実施例によるディジタルフィルタ回路４０の構成図である。
【００７３】
尚、同図に示すフィルタ回路４０は、図４に示すフィルタ回路３０と一部を除いてほぼ同じであるので、略同一の構成には同一符号を付して説明は省略し、相違点についてのみ説明するものとする。
【００７４】
相違点は、フィルタ回路３０においては、カウンタ３１のＵＰ端子には常に‘１’を入力してカウントイネーブル状態でクロック入力するとカウントアップする構成とし、不一致検出器のＦＦ３の出力はロード信号として利用していたが、第３の実施例のフィルタ回路４０では不一致検出器のＦＦ３の出力をカウンタ４１のＵＰ端子に反転入力させることで、不一致検出器により不一致検出しているときにはカウントダウンさせるように構成している点で異なる。尚、カウントイネーブル信号ｈをカウンタキャリー信号ｋ以外ではクリアさせないようにしている点でも異なる。
【００７５】
上述した図６に示す構成のフィルタ回路の具体的な動作の一例について、以下、図７を参照して説明する。
同図に示すように、フィルタ回路４０では、不一致検出器のＦＦ３の出力が、インバータＧ９によりカウンタ４１のＵＰ端子に反転入力しているので、正常時はＦＦ３の出力‘０’に応じてカウンタ４１はカウントアップモードになっておりカウントイネーブル信号ｋが‘１’の状態でＦＣＬＫの立ち上がり毎に１カウントアップする。一方、不一致検出器により不一致が検出されてＦＦ３より‘１’出力されているときには、ＦＣＬＫの立ち上がりで１カウントダウンする。
【００７６】
【発明の効果】
以上、詳細に説明したように、本発明のディジタルフィルタによれば、フィルタクロックより高い周波数のノイズ監視用クロックを用いてノイズ検出してフィルタ回路の動作を制御することで、ノイズ除去能力を、フィルタ定数に依存することなく、高めることができる。更に、これによって、外部にアナログフィルタを置き、フィルタ定数を選択可能とする構成においても、外部に置くアナログフィルタの素子定数を、小さく且つフィルタ定数に関係なく共通化できる。
【００７７】
また、カウンタ方式のディジタルフィルタに適用した場合、回路規模を増大させることなくノイズ除去能力を高めることができる。
【図面の簡単な説明】
【図１】第１の実施例によるディジタルフィルタ回路の構成図である。
【図２】図１のフィルタ回路の具体的な動作の一例を示すタイミングチャート図である。
【図３】図１のフィルタ回路に複数のフィルタ定数を設定可能にする構成の一例を示す図である。
【図４】第２の実施例によるディジタルフィルタ回路の構成図である。
【図５】図４のフィルタ回路の具体的な動作の一例を示すタイミングチャート図である。
【図６】第３の実施例によるディジタルフィルタ回路の構成図である。
【図７】図６のフィルタ回路の具体的な動作の一例を示すタイミングチャート図である。
【図８】従来のフィルタ回路の構成図である。
【図９】図８のフィルタ回路の具体的な動作の一例を示すタイミングチャート図である。
【符号の説明】
１０ディジタルフィルタ
ＦＦ１Ｄフリップフロップ
ＦＦ２Ｄフリップフロップ
ＦＦ３Ｄフリップフロップ
ＦＦ４Ｄフリップフロップ
Ｓセレクタ
Ｇ１ Exclusive ＯＲ（ＥｘＯＲ）ゲート
Ｇ２ＥｘＯＲゲート
Ｇ３ＡＮＤゲート
Ｇ４ＯＲゲート
Ｇ５ＮＡＮＤゲート
２１分周比設定レジスタ
２２クロック分周器
２３周波数設定レジスタ
２４ＤＤＡ周波数変換器
３０ディジタルフィルタ
３１カウンタ
３２カウンタ値設定レジスタ
ＦＦ５Ｄフリップフロップ
ＦＦ６ＪＫフリップフロップ
Ｇ６ＡＮＤゲート
Ｇ７ＯＲゲート（１端子反転入力）
Ｇ８ＯＲゲート
４０ディジタルフィルタ
４１カウンタ
４２カウンタ値設定レジスタ
Ｇ９インバータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a filter circuit, and more particularly to a digital filter.
[0002]
[Prior art]
Conventionally, filter circuits for filtering an input signal are known in order to prevent noise contained in the input signal from being taken into the inside, and various filter circuits have been proposed in order to improve noise removal capability. ing.
[0003]
Among the filter circuits, in a digital filter circuit, for example, when an input data value is sampled twice and the first and second values match, the value is taken in as an input after filtering (two There is a digital filter circuit of a reading method / two-stage sampling method; a kind of low-pass filter.
[0004]
FIG. 8 is a diagram showing an example of the configuration of a conventional digital filter circuit.
The digital filter circuit shown in FIG. 1 includes two-stage D flip-flops FF11 and FF12, an exclusive OR gate (hereinafter referred to as ExOR gate) G11, and a selector S.
[0005]
The input signal a is input to the D terminal of the first-stage D flip-flop FF11, and this input signal a is output (held / output) from the Q terminal of the FF11 at the rising edge of the filter clock FCLK (sampling clock). The output of the FF 11 is input to the selector S. When the selector S is switched to the “S = 1” side, the output of the FF 11 becomes the input of the FF 12. Switching of the selector S is controlled by the output of the ExOR gate G11. An input signal and an output signal (output of the FF 12) are input to the ExOR gate G11. When both values do not match, “1” is output. When both values match, “ Outputs 0 '. The selector S is switched to the “S = 1” side when the output of the ExOR gate G11 is “1”, and is switched to the “S = 0” side when it is “0”.
[0006]
Thus, the output of the FF 11 is input to the second stage D flip-flop FF 12 when the selector S is at “S = 1”, and the output of the self (“FF 12”) when the selector S is at “S = 0”. Enter.
[0007]
In such a configuration, for example, when a normal input signal (passage band signal) as shown on the left side of FIG. 9 is input, if this is sampled twice, the first and second values match. This is output from the second-stage FF 12 as an output signal after filtering. Specifically, first, when the input signal changes from “0” to “1”, since the output signal is “0”, the two input values to the ExOR gate G11 are inconsistent, and the selector S is “S = 1”. Switched to the side. Then, at the first sampling timing after the change of the input signal (rising edge of the filter clock FCLK), the FF 11 holds / outputs the input signal “1”, and the selector S is switched to the “S = 1” side. The output “1” of the FF 11 is applied to the input terminal Dn of the FF 12. As shown on the left side of FIG. 9, when the input signal is “1” even at the second sampling, the FF 12 holds / outputs “1” which is the output of the FF 11. That is, the output signal changes from “0” to “1” at the second sampling timing after the change of the input signal.
[0008]
On the other hand, although not shown in the figure, there is a case where the FF 11 holds / outputs “1” at the first sampling timing in synchronization with the “1” of the input signal “a” due to high frequency noise or the like by chance. is there. Even in such a case, the input signal a returns to “0” before the second sampling timing (usually, the filter constant does not sample “1” due to such high-frequency noise twice in succession. At this time, the two input values to the ExOR gate G11 coincide with each other, the selector S is switched to the “S = 0” side, and the input of the FF 12 becomes its own output. For this reason, at the second sampling timing, the hold / output of the FF 12 becomes its current output state “0”, and therefore, the change of the input signal due to noise is not reflected in the output signal. That is, noise can be removed.
[0009]
Although not particularly shown, in addition to the above-mentioned double reading collation method, a filter circuit combining a counter and a setting register is operated with a filter clock, and the value of the input signal is kept for a predetermined fixed period (counter UP There is also known a filter circuit in which the value is taken in as an input after filtering when it does not change. In this counter-memory type filter circuit, the frequency of the filter clock FCLK is constant, and instead the setting content of the count value can be changed, thereby making the filter constant variable. For example, if the set number of sampling continuations is “5”, if the same input value exists five times at the rising edge of FCLK, this is output as a signal after filtering. In this case, the filter constant is [5 × 1 / FCLK (time)].
[0010]
In this method (counter method), when noise is detected, the count value is reloaded and counting starts from the beginning (UP-RESET mode), and the count value is decremented by -1 (decrement) and counting continues. Mode (UP-DOWN mode). In any mode, when the count value reaches the specified number of times, the value of the input signal is taken in as an input value after filtering. In either method, the filter can be operated by selecting one frequency or one frequency from among a plurality of filtering clocks.
[0011]
[Problems to be solved by the invention]
In the conventional digital filter circuit described above, first, in the double reading collation type filter circuit as shown in FIG. 8, a '1' signal having a short width (width less than the clock cycle of the filter clock) is input. However, if it is continuously input in the form of being synchronized with the filter clock by accident (situation shown on the right side of FIG. 9), the input value is erroneously entered. There was a possibility of being taken in. That is, for example, as shown on the right side of FIG. 9, when '1' input signals due to high-frequency noise are continuous and both of them are coincidentally synchronized with the sampling period, the sampling value by the first-stage flip-flop FF11 is used. Becomes “1” twice, and this is reflected in the output of the second-stage flip-flop FF12. That is, noise cannot be removed. Speaking of this from another aspect, detecting an input change such as a part surrounded by a circle (ellipse) indicated by a dotted line in the figure in the input signal leads to detection (removal) of noise. When the width of the input change is equal to or smaller than the clock cycle of the filter clock, there is a possibility that this “0” portion cannot be detected (noise cannot be detected).
[0012]
On the other hand, conventionally, there is known a method of using a clock having a high frequency as a filter clock in a circuit in which the above-described counter and register are combined.
[0013]
However, this method has a problem that the circuit scale (particularly the counter) increases in proportion to the ratio between the cycle time of the filter clock and the filter time constant.
[0014]
In addition, a method of providing an analog filter (usually a CR filter) having a time constant that blocks a pulse component having a width equal to or less than a filter clock cycle is provided in the previous stage of the digital filter.
[0015]
In this method, the time constant of the analog filter is adjusted to the filter clock cycle, and when the filter constant needs to be increased, the cycle of the filter clock must be increased (the frequency is decreased).
[0016]
In addition, when the filter constant increases, the sampling interval, that is, the reciprocal of the filter clock frequency, increases in proportion to it, and therefore the width of the noise pulse taken inside increases in proportion. was there.
[0017]
Furthermore, since the width of the noise pulse taken inside increases in proportion to the filter constant as described above, if the filter constant can be selected (variable), the element constant of the analog filter can be made variable, Or there was a problem that it had to be adjusted to the maximum value.
[0018]
On the other hand, if the latter digital filter is a circuit combining the counter and the setting register, the sensitivity of the digital filter itself is increased by increasing the number of bits of the counter and the filter clock is fixed. There is also a coping method in which the time constant of the analog filter is fixed.
[0019]
However, in this method, if the frequency of the filter clock is not high to some extent, the element constant of the analog filter increases, the CR used increases, and the circuit scale (current consumption, mounting area, etc.) increases. On the other hand, when the frequency of the filter clock is increased, the number of bits of the counter has to be made very large (relative to the desired filter constant), which also increases the circuit scale. .
[0020]
An object of the present invention is to provide a digital filter that can enhance the noise removal capability, can further enhance the noise removal capability without increasing the circuit scale, and can make the noise removal capability constant regardless of the filter constant. is there.
[0021]
[Means for Solving the Problems]
A first digital filter according to the present invention is a digital filter having first and second cascaded registers operated by a filter clock corresponding to a filter constant and filtering an input signal by a two-stage sampling method. And noise detecting / controlling means for suppressing the update of the output of the second register when a noise component included in the input signal is detected by a noise detecting clock having a frequency higher than that of the filter clock.
[0022]
For example, the first digital filter includes a selector that inputs either the output of the first register or the output of the second register to the second register, and the noise detection / control unit includes the selector If it is detected that the output of the first register and the input signal do not match when the output of the first register and the output of the second register do not match, the output of the first register Switches the selector so that it does not enter the second register.
[0023]
According to the first digital filter, in the two-stage sampling digital filter, a noise detection / control means for detecting noise using a noise monitoring clock having a frequency higher than that of the filter clock is provided, thereby reducing the noise removal capability. It can be increased without depending on the constant.
[0024]
Further, for example, the filter clock is generated with an arbitrary frequency division ratio based on the noise monitoring clock. Alternatively, the filter clock is generated as a clock having an arbitrary frequency based on the noise monitoring clock.
[0025]
Even when such a filter clock frequency can be selected, according to the first digital filter, it is possible to cope with an arbitrary filter constant and to have a constant noise removal capability (depending on the frequency of the noise monitoring clock). Can do.
[0026]
Further, in the case where the filter clock frequency is selectable, even in a configuration (generally known) in which an analog filter is placed outside the digital filter, according to the first digital filter, The element constant can be reduced and can be made common regardless of the filter constant.
[0027]
A second digital filter according to the present invention is a digital filter having first and second cascaded registers that operate by a filter clock corresponding to a filter constant, and filters an input signal in a counter manner, There is a noise detection / control unit that operates with a noise detection clock having a frequency higher than that of the filter clock and suppresses updating of the output of the second register when noise included in the input signal is detected.
[0028]
The counter method is a UP-RESET mode counter method or an UP-DOWN mode counter method, and the noise detection / control unit sets a counter in the UP-RESET mode counter method when noise is detected. The value is reloaded and counted down in the UP-DOWN mode counter system.
[0029]
In the conventional counter method, the noise removal capability can be increased by increasing the frequency of the filter clock, but the circuit scale increases. According to the second digital filter described above, the noise removal capability can be enhanced by the noise detection / control means operating with the noise detection clock, so that the circuit scale does not increase.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
First, a first embodiment of the present invention will be described with reference to FIGS.
[0031]
FIG. 1 is a configuration diagram of a digital filter circuit 10 according to the first embodiment.
The circuit 10 shown in the figure is divided into a double reading filter circuit (broken line portion A) and a filter clock differentiating circuit (broken line portion B) when there are a plurality (n) of input signals. The double reading filter circuit requires the number of bits (n) of the circuit indicated by the broken line part A (however, each D flip-flop FF1, FF2, FF3 has n inputs / outputs (Dn, Qn)). This is because only one filter clock differentiation circuit is required.
[0032]
In the figure, for example, an input signal a input to an I / O device or the like is input to the first stage D-flip-flop FF1 of two cascaded registers (FF1, FF2), and the filtered input signal ( The output signal b) is output from the second stage D-flip flop FF2. These two-stage registers (FF1, FF2) are operated by the filter clock FCLK.
[0033]
A selector S is provided between the two-stage registers (FF1, FF2). The selector S is switched to the “S = 0” side when the input signal a is normal, and the output c of the FF1 becomes the input d of the FF2. When “mismatch detection” (noise detection) is performed by a later-described mismatch detector, switching is made to the “S = 1” side, and the FF 2 loop-inputs its own output b.
[0034]
The mismatch detector includes a D flip-flop FF3, two ExOR gates G1 and G2, an AND gate G3, and an OR gate G4 (indicated by a one-dot chain line in the figure). The mismatch detector detects an input to the first-stage register (FF1), that is, an input signal a during a period in which the holding / output values of the first-stage and second-stage registers (FF1, FF2) do not match (b ≠ c). When the output c of the FF1 does not match (a ≠ c), the selector S is switched. In other words, the mismatch detector is a circuit for detecting when the output value c of the FF1 has changed due to noise or the like, so that the output of the FF1 is not reflected in the output of the FF2. . The mismatch detector is a circuit that operates on the sample clock SCLK (noise monitoring clock having a frequency higher than that of the filter clock FCLK), and is high regardless of the filter constant (without depending on the frequency of the filter clock FCLK). It makes it possible to remove noise at frequency.
[0035]
Hereinafter, the operation of the mismatch detector will be described in more detail.
An output c of FF1 and an output b of FF2 are input to the ExOR gate G1. The ExOR gate G1 is configured to detect whether or not the output values of the first-stage and second-stage registers (FF1, 2) are inconsistent (b ≠ c) (in the case of inconsistency, “1” is output). . The ExOR gate G2 receives the output c of the FF1 and the input signal a. The outputs of the two ExOR gates G1 and G2 are input to the AND gate G3.
[0036]
In the configuration composed of the ExOR gates G1 and G2 and the AND gate G3, a period when the output values of the FF1 and FF2 are inconsistent (b ≠ c), that is, at the first sampling after the value of the input signal a is changed (FCLK The ExOR gate G1 outputs “1” from the rise to the second sampling, and if the input and output of the FF1 do not coincide with each other (a ≠ c) during this time, the ExOR gate G2 also becomes “1”. Since “output”, the output e of the AND gate G3 becomes “1”.
[0037]
The configuration composed of the OR gates G4 and FF3 is obtained by using the filter clock differentiation circuit (D-flip-flop FF4 and NAND gate) at the next rising edge of the filter clock FCLK. This is a configuration for holding until cleared by the sample clear signal SCLR generated / output by 10).
[0038]
When the mismatch detection is performed (noise detection) by the above-described operation of the mismatch detector, the selector S detects “S = 1” until the next rising edge of the filter clock FCLK by the output f (= 1) of the FF 3. Switched to the side. As a result, the FF 2 receives its own output b (maintains the current output value). In this way, for example, even if high frequency noise enters twice in succession, and both of these are accidentally synchronized with the rising edge of the filter clock FCLK, the output b of FF2 maintains the current value without being affected by this. As a result, even if there is a noise pulse shorter than the cycle of FCLK, it can be removed if it is wider than the cycle of SCLK, and the noise removal capability is improved.
[0039]
An example of a specific operation of the filter circuit having the configuration shown in FIG. 1 will be described below with reference to FIG.
In the example shown in FIG. 2, each rising edge of FCLK is t1 to t6, and the input signal a is normally a signal that changes from "0" to "1" slightly before t4. It is assumed that a short '1' signal due to high-frequency noise has been entered at the points of time t3 and t3.
[0040]
With such an input signal a, the above-described conventional circuit reads “1” twice at the rising edges of FCLK at t2 and t3, so that the output value after filtering becomes “1” at time t3. turn into. That is, noise is taken in. In other words, in the conventional circuit, when the input change (change in which noise can be recognized) indicated by a dotted circle (ellipse) in the figure is shorter than the period of FCLK, There was a possibility that this could not be detected.
[0041]
On the other hand, in the circuit of FIG. 1, first, at the rising edge of FCLK (t2), FF1 reads “1” of the first noise and outputs “1” (at this time, the selector S moves to the “S = 0” side). The output c of FF1 becomes the input d of FF2.
[0042]
Since the output b of FF2 is “0” until the next rise of FCLK (t3), the output c of FF1 and the output b of FF2 do not match, and the ExOR gate G1 outputs “1”. . In this state, when there is an input change indicated by a dotted circle (ellipse) on FIG. 2 (when the value of the input signal a becomes “0”), the input a (“0”) and the output c (“1”) of FF1. Therefore, the output of the ExOR gate G2 becomes “1”, and the output e of the AND gate G3 becomes “1”, which is input to the FF3 via the OR gate G4. The FF 3 operates with the sample clock SCLK, and holds / outputs the input value “1” at the rising edge of SCLK after the input becomes “1” as described above. That is, as shown in FIG. 2, the value of the output f of the FF 3 is changed to “1”. At this time, since the selector S is switched to the “S = 1” side in accordance with the output change of the FF 3, the input value of the FF 2 is changed from the above “1” state to its own output value “0” as shown in FIG. Changes to.
[0043]
Thus, at the next rise of FCLK (t3), FF2 takes in its own output value “0”, so that the output “1” of FF1 due to the noise is not reflected in the output signal b (ie, , Do not take noise inside).
[0044]
At this time, FF3 is cleared by the sample clear signal SCLR generated as shown in FIG. 2 by the operation of the filter clock differentiating circuit described above. As a result, the output f becomes “0” and the selector S is switched to the “S = 0” side, so that the output c of the FF1 becomes the input d of the FF2 again, and the input of the FF2 as shown in FIG. d is '1'.
[0045]
Similarly, an input change (portion surrounded by a dotted line) between sampling timings t3 and t4 that cannot be detected by FCLK is also detected by the above-described mismatch detector operating at SCLK. Becomes '1', and the selector S is switched to the “S = 1” side. Therefore, as shown in FIG. 2, the input d of FF2 changes to its own output value '0', so that the output '1' of FF1 due to noise is reflected in the output signal b at the next rise of FCLK (t4). (That is, do not take noise inside).
[0046]
As described above, according to the filter circuit of the first embodiment, especially in the double reading collation type filter circuit, the conventional circuit cannot detect an input change having a width shorter than the cycle of the filter clock FCLK (cannot be recognized as noise). Although there is a possibility, by detecting this by the mismatch detector operating with the sample clock SCLK which is a detection clock having a frequency higher than the filter clock FCLK, it is possible to prevent noise from being taken in by mistake. The noise removal capability can be made constant according to the frequency of the sample clock SCLK without depending on the frequency of the filter clock FCLK.
[0047]
As shown in FIG. 2, when the input signal becomes '1' as a normal form, FF1 holds / outputs this at the rising edge (t4) of the filter clock FCLK, and the output c of FF1 becomes It becomes the input d ('1') of FF2. In this state, the next rising edge (t5) of FCLK is reached. At this time, FF2 holds / outputs the value "1" of the input d of FF2, and the output signal b becomes "1".
[0048]
According to the digital filter circuit 10 according to the first embodiment described above, further effects can be obtained with respect to the noise removal capability in the configuration in which the frequency of the filter clock FCLK can be selected as described below (the filter constant is variable). Be able to. This will be described in detail below with reference to FIG.
[0049]
FIG. 3 is a diagram illustrating an example of a configuration that enables a plurality of filter constants to be set in the filter circuit of FIG.
FIG. 3A shows the filter constant (1 / f (f; frequency)) of the filter clock FCLK as 2 of the source frequency (SCLK). ⁿ A configuration that enables selection from (2 to the power of n) is shown.
[0050]
The filter circuit 10 of FIG. 1 is shown on the right side of the figure. As the sample clock SCLK input to the filter circuit 10, the source frequency clock is used as it is.
The clock divider 22 sets the filter constant of the filter clock FCLK output to the filter circuit 10 to 2 of the input source frequency clock (SCLK). ⁿ The configuration is such that it can be determined according to the setting content (frequency division ratio n) from (2 to the power of n). The clock divider 22 is not particularly described because it may be a conventionally known one. For example, the clock divider 22 includes a divider (a counter or the like) and a selector. The setting content (frequency division ratio n) is appropriately set and input from the outside or the like and stored in the frequency division ratio setting register 21. The clock divider 22 generates / generates a filter clock FCLK corresponding to the setting content. Output.
[0051]
FIG. 3B shows a configuration that allows the filter clock FCLK to be set to an arbitrary frequency.
The filter circuit 10 of FIG. 1 is shown on the right side of the figure. As the sample clock SCLK input to the filter circuit 10, the source frequency clock is used as it is.
[0052]
The frequency setting register 23 stores arbitrary frequency data set and input from the outside.
A DDA (Digital Differential Analyzer) frequency converter operates with a source frequency clock, and generates / outputs a filter clock FCLK having a frequency stored in the frequency setting register 23.
[0053]
Here, in general, the filter constant of a digital filter is on the order of several hundred microseconds to several milliseconds. On the other hand, ICs and LSIs constituting digital circuits can operate on the order of several hundred MHz and several n seconds. Therefore, when the sample clock SCLK is set to a very high frequency, the noise pulse removal capability of the filter circuit 10 of the present embodiment is increased in proportion to the sample clock SCLK, and becomes constant regardless of the filter clock frequency.
[0054]
In particular, as shown in FIG. 3A, the filter constant of the filter clock FCLK is set to 2 of the sample clock SCLK. ⁿ In the configuration in which the noise can be selected from the above, the effect of the present invention that enables noise removal at a constant high frequency can be obtained more greatly. Also in the configuration in which the filter clock FCLK frequency can be arbitrarily set as shown in FIG. 3B, the frequency setting range is widened when the number of bits of the DDA circuit is increased, and thus the effect is similarly increased. .
[0055]
Further, in the configuration in which the analog filter is placed outside the digital filter, even if the filter constant is variable as described above, the element constant of the analog filter placed outside can be reduced and can be made common regardless of the filter constant.
[0056]
Next, the filter circuit according to the second embodiment will be described with reference to FIGS.
The second embodiment and the third embodiment to be described later apply the characteristics of the present invention in the filter circuit of the first embodiment to the conventional counter memory type filter circuit. It is.
[0057]
FIG. 4 is a block diagram of the digital filter circuit 30 according to the second embodiment.
Note that, in the configuration shown in the figure, the same reference numerals are given when the configuration may be substantially the same as the configuration shown in FIG. That is, the configuration of the two-stage registers (FF1, FF2) operating with the filter clock FCLK and the selector S provided therebetween may be almost the same as the configuration of FIG. 1 (however, the selector S counts from the counter 31). The difference is that switching is controlled by carry signal k). Further, the mismatch detector and the filter clock differentiating circuit may be substantially the same as the configuration of FIG. 1, but the output of the ExOR gate G1 in the mismatch detector is supplied to the D flip-flop FF5 and the AND gate G6 in addition to the AND gate G3. Is also input to the OR gate G7 (inverted input). The output signal f of the D flip-flop FF3 is not used for switching control of the selector S but is used as a counter load signal i to the counter 31 via the OR gate G8. FIG. 4 (and FIG. 6) shows an example in which a filter circuit is configured for one input bit.
[0058]
In FIG. 4, the configuration composed of the D flip-flop FF5 and the AND gate G6 has a signal g for notifying the counter 31 when the output of the FF1 is detected to be changed by the ExOR gate G1 of the mismatch detector. This is a configuration for generating / outputting (FCLK1 period width). This signal g is input to the LD terminal of the counter 31 as the counter load signal i through the OR gate G8. The signal g is also input to the J terminal of the JK flip-flop FF6, and the FF 6 holds / outputs the value of the signal g from the next rising edge of FCLK. That is, the count enable signal h is held / output. While the count enable signal h is “1”, “1” is always applied to the UP terminal of the counter 31, so that the count is incremented every time FCLK rises.
[0059]
Thus, the counter 31 loads the set value (initial value) stored in the counter value setting register 32 when the outputs of the FF1 and FF2 do not match (when the input signal a changes), and counts. To start.
[0060]
The output state of the FF 6 is normally held until the counter carry signal k is output from the counter 31 to “1”, but the output c of the FF 1 coincides with the output b of the FF 2 by the ExOR gate G1. Is detected, the count enable signal h becomes “0”.
[0061]
The counter load signal i is also “1” when a mismatch is detected by the mismatch detector in substantially the same manner as in the first embodiment described above. Thus, when noise is detected by the mismatch detector, it can be reloaded and counted again from the beginning.
[0062]
An example of a specific operation of the filter circuit having the configuration shown in FIG. 4 will be described below with reference to FIG.
In the example shown in the figure, the setting value “7” is stored in the counter value setting register 32, and the counter 31 is assumed to be a hexadecimal counter.
[0063]
First, it is assumed that the input signal “a” continuously includes “1” having a short width due to noise, as in the case described with reference to FIG. Since the output “c” of FF1 becomes “1” at the sampling timing (t1) by the first “1” of the input signal a, the output of the ExOR gate G1 becomes “1”. The “1” signal g having a period width of 1 is generated / output and is input to the LD terminal of the counter 31 as the counter load signal i through the OR gate G8. The signal g is also input to the J terminal of the FF6, and the FF6 holds / outputs the count enable signal h ('1') to the counter 31 from the next rising edge (t2) of FCLK. With this operation, as shown in FIG. 5, when the input signal a changes to “1”, the set value “7” stored in the counter value setting register 32 is loaded into the counter 31 by the counter load signal i. Further, the count enable signal h becomes “1” and the count is started.
[0064]
Here, when FCLK has a cycle / timing as shown in FIG. 5 with respect to the input signal a as shown in FIG. 5, in the conventional circuit, the rise of FCLK can detect the noise. If it does not reach (the circled part indicated by the dotted line in the figure), it cannot be recognized as noise and counting is continued as it is, and as a result, noise is captured.
[0065]
On the other hand, in the circuit of FIG. 4, for example, a change in the input signal a between the timings t3 and t4 (circled portion shown by the dotted line) is caused by a mismatch detector operating with a clock (SCLK) having a frequency higher than FCLK. Since it can be detected, it can be recognized that it is noise and can be re-counted from the beginning.
[0066]
That is, the mismatch detector detects that the input signal a and the output c of the FF1 are mismatched during a period in which the output c of the FF1 and the output b of the FF2 are mismatched, as shown in FIG. When “1” is output from the FF 3, this is input to the counter 31 as the counter load signal i through the OR gate G 8. Accordingly, the counter 31 reloads the set value “7” stored in the counter value setting register 32. Then, count again from the beginning.
[0067]
Similarly, since a short input change after timing t6 can be detected by the mismatch detector, the counter 31 reloads the set value '7' stored in the counter value setting register 32 as shown in FIG. Then, count again from the beginning.
[0068]
After that, since the input signal “a” is “1” in a normal state, the counter 31 continues counting without reloading, and the counter carry signal when the count value becomes “f (hexadecimal number)”. k is output as “1”. Since the selector S is switched to the “S = 1” side by the counter carry signal k, the output c of the FF1 becomes the input d of the FF2. As a result, the output signal b from FF2 becomes “1” at the next rise timing of FCLK.
[0069]
As described above, according to the filter circuit 30 of the second embodiment, even a noise having a width / timing that cannot be detected by FCLK is generated by a mismatch detector that operates with a sample clock SCLK having a frequency higher than FCLK. Can be detected, so the count can be restarted from the beginning and filtered normally.
[0070]
In the conventional method described above, if the frequency of FCLK is increased in order to increase the noise removal capability, the number of counts required for the filter constant increases, so the number of bits in the counter and memory must be increased. Although the circuit scale has increased in accordance with the number, the filter circuit 30 of the second embodiment can increase the noise removal capability regardless of the frequency of FCLK, so that the circuit scale can be increased. Therefore, the noise removal capability can be improved.
[0071]
In the filter circuit 30 of the second embodiment, when noise is detected, it is re-counted from the beginning. However, there is a case where it is desired to ignore and continue if the noise is minute.
[0072]
In such a case, the third embodiment will be described below with reference to FIGS.
FIG. 6 is a block diagram of the digital filter circuit 40 according to the third embodiment.
[0073]
Note that the filter circuit 40 shown in the figure is substantially the same as the filter circuit 30 shown in FIG. 4 except for a part thereof. Will be described only.
[0074]
The difference is that the filter circuit 30 is configured to always count up when the clock is input in the count enable state by inputting “1” to the UP terminal of the counter 31, and the output of the FF3 of the mismatch detector is used as a load signal. However, in the filter circuit 40 of the third embodiment, the output of the FF3 of the mismatch detector is inverted and input to the UP terminal of the counter 41, so that the countdown is performed when the mismatch detector detects the mismatch. It differs in that it is. The difference is that the count enable signal h is not cleared except by the counter carry signal k.
[0075]
An example of a specific operation of the filter circuit having the configuration shown in FIG. 6 will be described below with reference to FIG.
As shown in the figure, in the filter circuit 40, since the output of the FF3 of the mismatch detector is inverted and input to the UP terminal of the counter 41 by the inverter G9, the counter according to the output “0” of the FF3 is normal. 41 is in a count-up mode, and is incremented by 1 every time FCLK rises while the count enable signal k is "1". On the other hand, when a mismatch is detected by the mismatch detector and '1' is output from FF3, the countdown is performed by 1 at the rising edge of FCLK.
[0076]
【The invention's effect】
As described above in detail, according to the digital filter of the present invention, noise is detected by using a noise monitoring clock having a frequency higher than that of the filter clock and the operation of the filter circuit is controlled. It can be increased without depending on the filter constant. In addition, this makes it possible to make the element constant of the analog filter placed outside small and common regardless of the filter constant even in the configuration in which an analog filter is placed outside and the filter constant can be selected.
[0077]
Further, when applied to a counter type digital filter, the noise removal capability can be enhanced without increasing the circuit scale.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a digital filter circuit according to a first embodiment.
FIG. 2 is a timing chart showing an example of specific operation of the filter circuit of FIG.
3 is a diagram illustrating an example of a configuration that allows a plurality of filter constants to be set in the filter circuit of FIG. 1;
FIG. 4 is a configuration diagram of a digital filter circuit according to a second embodiment.
FIG. 5 is a timing chart illustrating an example of a specific operation of the filter circuit of FIG.
FIG. 6 is a configuration diagram of a digital filter circuit according to a third embodiment.
7 is a timing chart illustrating an example of a specific operation of the filter circuit of FIG.
FIG. 8 is a configuration diagram of a conventional filter circuit.
FIG. 9 is a timing chart illustrating an example of specific operation of the filter circuit of FIG. 8;
[Explanation of symbols]
10 Digital filter
FF1 D flip-flop
FF2 D flip-flop
FF3 D flip-flop
FF4 D flip-flop
S selector
G1 Exclusive OR (ExOR) gate
G2 ExOR gate
G3 AND gate
G4 OR gate
G5 NAND gate
21 Divide ratio setting register
22 Clock divider
23 Frequency setting register
24 DDA frequency converter
30 Digital filter
31 counter
32 Counter value setting register
FF5 D flip-flop
FF6 JK flip-flop
G6 AND gate
G7 OR gate (1-terminal inverting input)
G8 OR gate
40 Digital filter
41 counter
42 Counter value setting register
G9 inverter

Claims

A digital filter having first and second cascaded registers operated by a filter clock corresponding to a filter constant and filtering an input signal by a two-stage sampling method,
A digital filter comprising noise detection / control means for suppressing update of the output of the second register when a noise component included in the input signal is detected by a noise detection clock having a frequency higher than that of the filter clock.

A selector for inputting either the output of the first register or the output of the second register to the second register;
The noise detection / control unit detects that the output of the first register and the input signal do not match when the output of the first register and the output of the second register do not match. 2. The digital filter according to claim 1, wherein the selector is switched and controlled so that the output of the first register is not input to the second register.

2. The digital filter according to claim 1, wherein the filter clock is generated with an arbitrary frequency division ratio based on the noise monitoring clock.

The digital filter according to claim 1, wherein the filter clock is generated as a clock having an arbitrary frequency based on the noise monitoring clock.

A digital filter having first and second registers connected in cascade operated by a filter clock corresponding to a filter constant and filtering an input signal in a counter manner,
It has a noise detection / control means that operates with a noise detection clock having a frequency higher than that of the filter clock and suppresses update of the output of the second register when noise included in the input signal is detected. Digital filter.

The counter method is a counter method in UP-RESET mode or a counter method in UP-DOWN mode,
When detecting noise, the noise detection / control unit reloads a set value in the counter method in the UP-RESET mode and counts down in the counter method in the UP-DOWN mode. The digital filter according to claim 5.