JP3312648B2 - パルス信号発生装置及びパルス信号発生方法 - Google Patents
パルス信号発生装置及びパルス信号発生方法Info
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- JP3312648B2 JP3312648B2 JP26307398A JP26307398A JP3312648B2 JP 3312648 B2 JP3312648 B2 JP 3312648B2 JP 26307398 A JP26307398 A JP 26307398A JP 26307398 A JP26307398 A JP 26307398A JP 3312648 B2 JP3312648 B2 JP 3312648B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
Description
【０００１】
【発明の属する技術分野】本発明はパルス信号発生装置
及びパルス信号発生方法に関し、特に、プログラム処理
と相俟って所望のパルス信号を生成する技術に関する。
及びパルス信号発生方法に関し、特に、プログラム処理
と相俟って所望のパルス信号を生成する技術に関する。
【０００２】
【従来の技術】従来、例えばビデオ機器のようなマイク
ロコンピュータ応用機器では、その動作を制御するため
に種々のパルス信号発生装置が用いられている。このよ
うなパルス信号発生装置の１つとして、プログラムによ
って任意のパルス信号を得ることのできるパルス信号発
生装置が知られている。
ロコンピュータ応用機器では、その動作を制御するため
に種々のパルス信号発生装置が用いられている。このよ
うなパルス信号発生装置の１つとして、プログラムによ
って任意のパルス信号を得ることのできるパルス信号発
生装置が知られている。
【０００３】図５は、このような従来のパルス信号発生
装置の一例を示すブロック図である。このパルス信号発
生装置は、タイマ５０、コンペアレジスタ５１、バッフ
ァ５２、ラッチ５３及びポート５４から構成されてい
る。タイマ５０は、所定時間間隔でカウントアップする
カウンタで構成されている。このタイマ５０の出力は、
コンペアレジスタ５１に供給される。
装置の一例を示すブロック図である。このパルス信号発
生装置は、タイマ５０、コンペアレジスタ５１、バッフ
ァ５２、ラッチ５３及びポート５４から構成されてい
る。タイマ５０は、所定時間間隔でカウントアップする
カウンタで構成されている。このタイマ５０の出力は、
コンペアレジスタ５１に供給される。
【０００４】コンペアレジスタ５１は、レジスタとコン
パレータ（何れも図示しない）とから構成されている。
レジスタには、中央処理装置（以下、「ＣＰＵ」とい
う）５５からタイミングデータがセットされる。タイミ
ングデータは、発生するパルス信号の変化のタイミング
を規定する。また、コンパレータは、レジスタの内容と
タイマ５０からのデータとを比較し、これらが一致すれ
ば一致信号を出力する。このコンペアレジスタ５１から
の一致信号はバッファ５２に供給されると共に、割り込
み信号としてＣＰＵ５５に供給される。
パレータ（何れも図示しない）とから構成されている。
レジスタには、中央処理装置（以下、「ＣＰＵ」とい
う）５５からタイミングデータがセットされる。タイミ
ングデータは、発生するパルス信号の変化のタイミング
を規定する。また、コンパレータは、レジスタの内容と
タイマ５０からのデータとを比較し、これらが一致すれ
ば一致信号を出力する。このコンペアレジスタ５１から
の一致信号はバッファ５２に供給されると共に、割り込
み信号としてＣＰＵ５５に供給される。
【０００５】バッファ５２は、ＣＰＵ５５から送られて
くるレベルデータを記憶する。レベルデータは、このパ
ルス信号発生装置で発生するパルス信号のレベルを規定
する。このバッファ５２に記憶されているレベルデータ
は、コンペアレジスタ５１から一致信号が出力されたタ
イミングでラッチ５３に供給される。ラッチ５３は、レ
ベルデータを、次にバッファ５２からレベルデータが出
力されるまで保持する。このラッチ５３の出力は、ポー
ト５４を介して図示しない外部装置に供給される。
くるレベルデータを記憶する。レベルデータは、このパ
ルス信号発生装置で発生するパルス信号のレベルを規定
する。このバッファ５２に記憶されているレベルデータ
は、コンペアレジスタ５１から一致信号が出力されたタ
イミングでラッチ５３に供給される。ラッチ５３は、レ
ベルデータを、次にバッファ５２からレベルデータが出
力されるまで保持する。このラッチ５３の出力は、ポー
ト５４を介して図示しない外部装置に供給される。
【０００６】次に、上記のように構成される従来のパル
ス信号発生装置の動作を、図６を参照しながら説明す
る。
ス信号発生装置の動作を、図６を参照しながら説明す
る。
【０００７】先ず、ＣＰＵ５５は、タイミングデータＴ
Ｄ1をコンペアレジスタ５１に、レベルデータ「１」を
バッファ５２にそれぞれセットする。この状態でタイマ
５０のカウントアップが開始される。そして、このカウ
ントアップの結果、タイマ５０から出力されるデータが
コンペアレジスタ５１に記憶されているタイミングデー
タＴＤ1に一致すると、コンペアレジスタ５１は一致信
号を出力する。
Ｄ1をコンペアレジスタ５１に、レベルデータ「１」を
バッファ５２にそれぞれセットする。この状態でタイマ
５０のカウントアップが開始される。そして、このカウ
ントアップの結果、タイマ５０から出力されるデータが
コンペアレジスタ５１に記憶されているタイミングデー
タＴＤ1に一致すると、コンペアレジスタ５１は一致信
号を出力する。
【０００８】これにより、バッファ５２に記憶されてい
るレベルデータ「１」がラッチ５３にラッチされる。そ
の結果、ポート５４から出力されるパルス信号のレベル
は、タイミングＴ1で高レベル（以下、「Ｈレベル」と
いう）になる。また、コンペアレジスタ５１からの信号
は割り込み信号としてＣＰＵ５５に供給される。ＣＰＵ
５５は、この割り込み信号に応答して、タイミングデー
タＴＤ2をコンペアレジスタ５１に、レベルデータ
「０」をバッファ５２にそれぞれセットする。この状態
でタイマ５０のカウントアップが継続され、その結果、
タイマ５０から出力されるデータがコンペアレジスタ５
１に記憶されているタイミングデータＴＤ2に一致する
と、コンペアレジスタ５１は一致信号を出力する。
るレベルデータ「１」がラッチ５３にラッチされる。そ
の結果、ポート５４から出力されるパルス信号のレベル
は、タイミングＴ1で高レベル（以下、「Ｈレベル」と
いう）になる。また、コンペアレジスタ５１からの信号
は割り込み信号としてＣＰＵ５５に供給される。ＣＰＵ
５５は、この割り込み信号に応答して、タイミングデー
タＴＤ2をコンペアレジスタ５１に、レベルデータ
「０」をバッファ５２にそれぞれセットする。この状態
でタイマ５０のカウントアップが継続され、その結果、
タイマ５０から出力されるデータがコンペアレジスタ５
１に記憶されているタイミングデータＴＤ2に一致する
と、コンペアレジスタ５１は一致信号を出力する。
【０００９】これにより、バッファ５２に記憶されてい
るレベルデータ「０」がラッチ５３にラッチされる。そ
の結果、ポート５４から出力されるパルス信号のレベル
は、タイミングＴ2で低レベル（以下、「Ｌレベル」と
いう）になる。また、コンペアレジスタ５１からの信号
は割り込み信号としてＣＰＵ５５に供給される。ＣＰＵ
５５は、この割り込み信号に応答して、タイミングデー
タＴＤ3をコンペアレジスタ５１に、レベルデータ
「１」をバッファ５２にそれぞれセットする。以下同様
の動作が繰り返されることにより、図６に示すようなパ
ルス信号が得られる。
るレベルデータ「０」がラッチ５３にラッチされる。そ
の結果、ポート５４から出力されるパルス信号のレベル
は、タイミングＴ2で低レベル（以下、「Ｌレベル」と
いう）になる。また、コンペアレジスタ５１からの信号
は割り込み信号としてＣＰＵ５５に供給される。ＣＰＵ
５５は、この割り込み信号に応答して、タイミングデー
タＴＤ3をコンペアレジスタ５１に、レベルデータ
「１」をバッファ５２にそれぞれセットする。以下同様
の動作が繰り返されることにより、図６に示すようなパ
ルス信号が得られる。
【００１０】このパルス信号発生装置によれば、コンペ
アレジスタ５１及びバッファ５２にそれぞれセットされ
るタイミングデータ及びレベルデータを適当に変化させ
ることにより、任意のパルス信号を生成することができ
る。
アレジスタ５１及びバッファ５２にそれぞれセットされ
るタイミングデータ及びレベルデータを適当に変化させ
ることにより、任意のパルス信号を生成することができ
る。
【００１１】一方、関連する先行技術として、例えば特
開平２−１９９５０３号公報に「マイクロコンピュー
タ」が開示されている。このマイクロコンピュータは、
プログラム及びデータの少なくとも一方を記憶するメモ
リと、プログラムに従って演算処理を実行する中央処理
装置と、この中央処理装置によってセットされたデータ
に基づいてパルス信号を生成出力するパルス生成回路と
を具備したマイクロコンピュータにおいて、前記パルス
発生回路は、供給されるクロックに基づいてその内容を
更新するカウンタと、中央処理装置によりデータがセッ
トされると共に該セットされたデータと前記カウンタの
信号とを比較して両者が一致した時に一致信号を出力す
る複数のコンペアレジスタと、これらコンペアレジスタ
から出力される一致信号によってセット・リセットされ
て第１の出力パルスを外部に出力する第１のパルス出力
回路と、前記複数のコンペアレジスタのうちの一部から
出力される一致信号を所定の優先度に基づいて調停し前
記複数のコンペアレジスタのうちの他の一部へデータの
読出信号を出力する調停回路と、この調停回路からの読
み出し信号によって前記コンペアレジスタから読み出さ
れたデータを第２の信号パルスとして外部に出力する第
２のパルス出力回路と、前記第１及び第２のパルス出力
回路のうちいずれか一方を機能させる選択回路とを具備
する。
開平２−１９９５０３号公報に「マイクロコンピュー
タ」が開示されている。このマイクロコンピュータは、
プログラム及びデータの少なくとも一方を記憶するメモ
リと、プログラムに従って演算処理を実行する中央処理
装置と、この中央処理装置によってセットされたデータ
に基づいてパルス信号を生成出力するパルス生成回路と
を具備したマイクロコンピュータにおいて、前記パルス
発生回路は、供給されるクロックに基づいてその内容を
更新するカウンタと、中央処理装置によりデータがセッ
トされると共に該セットされたデータと前記カウンタの
信号とを比較して両者が一致した時に一致信号を出力す
る複数のコンペアレジスタと、これらコンペアレジスタ
から出力される一致信号によってセット・リセットされ
て第１の出力パルスを外部に出力する第１のパルス出力
回路と、前記複数のコンペアレジスタのうちの一部から
出力される一致信号を所定の優先度に基づいて調停し前
記複数のコンペアレジスタのうちの他の一部へデータの
読出信号を出力する調停回路と、この調停回路からの読
み出し信号によって前記コンペアレジスタから読み出さ
れたデータを第２の信号パルスとして外部に出力する第
２のパルス出力回路と、前記第１及び第２のパルス出力
回路のうちいずれか一方を機能させる選択回路とを具備
する。
【００１２】このマイクロコンピュータによれば、コン
ペアレジスタに各相の立上り及び降下時間のデータを格
納すると、これらデータとカウンタの内容とがコンペア
レジスタで比較され、その一致信号で第１のパルス出力
回路がセット・リセットされて従来と同様のＰＷＭパル
ス信号が得られる。また、複数のコンペアレジスタの一
部にデータの出力時間を示す出力タイミングデータを格
納し、複数のコンペアレジスタの他の一部に出力すべき
データを格納することにより、任意のタイミングで任意
のデータを出力する所謂実時間処理を行うことができ
る。この場合、複数のコンペアレジスタに同じ出力タイ
ミングデータが格納されると、調停回路が所定の優先度
に基づいてこれらのタイミングを調停するので、データ
同士が衝突するのを防止できる。
ペアレジスタに各相の立上り及び降下時間のデータを格
納すると、これらデータとカウンタの内容とがコンペア
レジスタで比較され、その一致信号で第１のパルス出力
回路がセット・リセットされて従来と同様のＰＷＭパル
ス信号が得られる。また、複数のコンペアレジスタの一
部にデータの出力時間を示す出力タイミングデータを格
納し、複数のコンペアレジスタの他の一部に出力すべき
データを格納することにより、任意のタイミングで任意
のデータを出力する所謂実時間処理を行うことができ
る。この場合、複数のコンペアレジスタに同じ出力タイ
ミングデータが格納されると、調停回路が所定の優先度
に基づいてこれらのタイミングを調停するので、データ
同士が衝突するのを防止できる。
【００１３】また、特開平８−７６８７５号公報に「マ
イクロコンピュータ応用システム」が開示されている。
このマイクロコンピュータ応用システムは、ライトパル
ス検出部がＣＰＵのライトサイクル信号を検出するとカ
ウンタがクリアされ、カウンタの内容と制御レジスタの
内容とが比較器で比較され、一致した場合に状態検出信
号出力部からアイドル状態信号が出力される。これによ
り、ＣＰＵがアイドル状態にある場合は、定格のクロッ
クから定格の半分程度のクロックに切り替えられて周辺
回路に供給される。キャッシュのミスヒットが検出され
ると状態検出信号出力部からアイドル状態解除信号が出
力される。これにより、アイドル状態が停止され、定格
のクロックに切り替えられて周辺回路に供給される。
イクロコンピュータ応用システム」が開示されている。
このマイクロコンピュータ応用システムは、ライトパル
ス検出部がＣＰＵのライトサイクル信号を検出するとカ
ウンタがクリアされ、カウンタの内容と制御レジスタの
内容とが比較器で比較され、一致した場合に状態検出信
号出力部からアイドル状態信号が出力される。これによ
り、ＣＰＵがアイドル状態にある場合は、定格のクロッ
クから定格の半分程度のクロックに切り替えられて周辺
回路に供給される。キャッシュのミスヒットが検出され
ると状態検出信号出力部からアイドル状態解除信号が出
力される。これにより、アイドル状態が停止され、定格
のクロックに切り替えられて周辺回路に供給される。
【００１４】このマイクロコンピュータ応用システムに
よれば、ＣＰＵがアイドル状態にある場合は、周辺回路
は低いクロック周波数で動作するので、消費電力を抑え
ることができる。
よれば、ＣＰＵがアイドル状態にある場合は、周辺回路
は低いクロック周波数で動作するので、消費電力を抑え
ることができる。
【００１５】また、特開平９−１４５７８３号公報に
「ＩＣ試験装置」が開示されている。このＩＣ試験装置
は、テスタコントローラからテストユニットに送られて
きた試験用の信号をテストヘッドに印加するタイミング
を生成し、出力するタイマユニットを有する。また、テ
ストユニット内にタイマユニットから出力されたタイミ
ングパルスをカウントするカウンタと、テストヘッドに
対して試験用の信号を印加するタイミング情報が格納さ
れているレジスタと、レジスタに格納されているタイミ
ング情報とカウンタにおいてカウントされたタイミング
とをそれぞれ比較し、一致した場合にテストヘッドに対
して試験用の信号を出力する一致回路を有する。
「ＩＣ試験装置」が開示されている。このＩＣ試験装置
は、テスタコントローラからテストユニットに送られて
きた試験用の信号をテストヘッドに印加するタイミング
を生成し、出力するタイマユニットを有する。また、テ
ストユニット内にタイマユニットから出力されたタイミ
ングパルスをカウントするカウンタと、テストヘッドに
対して試験用の信号を印加するタイミング情報が格納さ
れているレジスタと、レジスタに格納されているタイミ
ング情報とカウンタにおいてカウントされたタイミング
とをそれぞれ比較し、一致した場合にテストヘッドに対
して試験用の信号を出力する一致回路を有する。
【００１６】このＩＣ試験装置によれば、試験用の信号
の生成は、タイマからＣＰＵに対する割り込みによって
行われないので、ソフトウエア処理に伴う時間精度の劣
化、ＣＰＵの負荷の増大が防止される。
の生成は、タイマからＣＰＵに対する割り込みによって
行われないので、ソフトウエア処理に伴う時間精度の劣
化、ＣＰＵの負荷の増大が防止される。
【００１７】更に、特許第２７７３５４６号公報に「パ
ルス発生回路」が開示されている。このパルス発生回路
は、外部イベント信号と時間信号とを選択する選択手段
と、前記選択手段により選択された信号を計数するタイ
マと、所定値を記憶すると共に前記タイマの計数値と比
較して値が一致すると一致信号を出力する第１のコンペ
アレジスタ及び第２のコンペアレジスタとを有し、前記
外部イベント信号を前記タイマで計数して前記第１のコ
ンペアレジスタより出力する前記一致信号により前記選
択手段を切り換えて前記外部イベント信号を前記タイマ
で計数し、該計数値を前記第２のコンペアレジスタによ
り比較一致検出する。
ルス発生回路」が開示されている。このパルス発生回路
は、外部イベント信号と時間信号とを選択する選択手段
と、前記選択手段により選択された信号を計数するタイ
マと、所定値を記憶すると共に前記タイマの計数値と比
較して値が一致すると一致信号を出力する第１のコンペ
アレジスタ及び第２のコンペアレジスタとを有し、前記
外部イベント信号を前記タイマで計数して前記第１のコ
ンペアレジスタより出力する前記一致信号により前記選
択手段を切り換えて前記外部イベント信号を前記タイマ
で計数し、該計数値を前記第２のコンペアレジスタによ
り比較一致検出する。
【００１８】このパルス発生回路によれば、１つのタイ
マに入力されるカウントクロックを、コンペアレジスタ
の一致タイミングで切り換えることにより、時間と外部
イベントといった異なるカウントクロックを、１つのパ
ルス出力に混在させることができる。その結果、ハード
ウェア量の削減、ソフトウエア処理の負担軽減などの効
果を奏する。
マに入力されるカウントクロックを、コンペアレジスタ
の一致タイミングで切り換えることにより、時間と外部
イベントといった異なるカウントクロックを、１つのパ
ルス出力に混在させることができる。その結果、ハード
ウェア量の削減、ソフトウエア処理の負担軽減などの効
果を奏する。
【００１９】
【発明が解決しようとする課題】しかしながら、上述し
た従来のパルス信号発生装置では、パルスを変化させる
タイミングが到来する毎に、ＣＰＵ５５は、コンペアレ
ジスタ５１にタイミングデータを、バッファ５２にレベ
ルデータをそれぞれセットする必要がある。従って、高
速に出力レベルが変化するようなパルス信号を生成する
場合は、割り込みが頻発し、ＣＰＵ５５の負荷が重くな
る。特にソフトウェアサーボ機能を実現させるビデオ機
器用のマイクロコンピュータでは、割り込みが多発する
ことによってソフトウェアサーボの性能が劣化するとい
う問題がある。
た従来のパルス信号発生装置では、パルスを変化させる
タイミングが到来する毎に、ＣＰＵ５５は、コンペアレ
ジスタ５１にタイミングデータを、バッファ５２にレベ
ルデータをそれぞれセットする必要がある。従って、高
速に出力レベルが変化するようなパルス信号を生成する
場合は、割り込みが頻発し、ＣＰＵ５５の負荷が重くな
る。特にソフトウェアサーボ機能を実現させるビデオ機
器用のマイクロコンピュータでは、割り込みが多発する
ことによってソフトウェアサーボの性能が劣化するとい
う問題がある。
【００２０】なお、上記特開平２−１９９５０３号公報
に開示されたマイクロコンピュータによれば、プログラ
マブルにパルス信号を生成可能である。しかし、高速で
出力信号レベルが変化するようなパルス信号を生成する
ためには、図５に示した従来のパルス信号発生装置と同
様に、コンペアレジスタにデータをセットする回数を増
やす必要があるのでＣＰＵの負荷を軽減することはでき
ない。
に開示されたマイクロコンピュータによれば、プログラ
マブルにパルス信号を生成可能である。しかし、高速で
出力信号レベルが変化するようなパルス信号を生成する
ためには、図５に示した従来のパルス信号発生装置と同
様に、コンペアレジスタにデータをセットする回数を増
やす必要があるのでＣＰＵの負荷を軽減することはでき
ない。
【００２１】また、特開平８−７６８７５号公報に開示
されたマイクロコンピュータ応用システムによれば、Ｃ
ＰＵがアイドル状態であるかどうかによって、周波数が
異なる２種類のクロックの何れか一方を周辺回路に供給
することができる。しかし、このマイクロコンピュータ
応用システムで開示された技術では任意のパルス信号を
生成できず、また、ＣＰＵの負荷を軽減することもでき
ない。
されたマイクロコンピュータ応用システムによれば、Ｃ
ＰＵがアイドル状態であるかどうかによって、周波数が
異なる２種類のクロックの何れか一方を周辺回路に供給
することができる。しかし、このマイクロコンピュータ
応用システムで開示された技術では任意のパルス信号を
生成できず、また、ＣＰＵの負荷を軽減することもでき
ない。
【００２２】また、特開平９−１４５７８３号公報に開
示されたＩＣ試験装置は、パルス信号を出力するタイミ
ングを制御する技術であって、パルス信号自体を生成す
る技術ではない。従って、任意のパルス信号を生成でき
ない。
示されたＩＣ試験装置は、パルス信号を出力するタイミ
ングを制御する技術であって、パルス信号自体を生成す
る技術ではない。従って、任意のパルス信号を生成でき
ない。
【００２３】更に、特許第２７７３５４６号公報に示さ
れたパルス発生回路は、図５を参照して説明したパルス
信号発生装置と同様に、ＣＰＵは、パルスを変化させる
タイミングが到来する毎に発生される割り込みに応答し
てコンペアレジスタにデータをセットする必要があるの
で、高速に出力レベルが変化するようなパルス信号を生
成する場合は、割り込みが頻発し、ＣＰＵの負荷が重く
なるという問題は解消されていない。
れたパルス発生回路は、図５を参照して説明したパルス
信号発生装置と同様に、ＣＰＵは、パルスを変化させる
タイミングが到来する毎に発生される割り込みに応答し
てコンペアレジスタにデータをセットする必要があるの
で、高速に出力レベルが変化するようなパルス信号を生
成する場合は、割り込みが頻発し、ＣＰＵの負荷が重く
なるという問題は解消されていない。
【００２４】本発明は、上述した従来の問題を解消する
ためになされたものであり、任意のパルス信号を生成す
ることができ、しかもＣＰＵの負荷を軽減できるパルス
信号発生装置及びパルス信号発生方法を提供することを
目的とする。
ためになされたものであり、任意のパルス信号を生成す
ることができ、しかもＣＰＵの負荷を軽減できるパルス
信号発生装置及びパルス信号発生方法を提供することを
目的とする。
【００２５】
【課題を解決するための手段】本発明の第１の形態に係
るパルス信号発生装置は、上記目的を達成するために、
パルス信号を発生するパルス信号発生装置であって、所
定の時間間隔でカウントアップするタイマと、それぞれ
が、前記パルス信号の変化のタイミングを決定するため
のタイミングデータと前記タイマからのタイマカウント
値とを比較し、これらが一致した場合に一致信号を出力
するｎ個（ｎは２以上の整数）のコンペアレジスタと、
前記パルス信号のレベルを決定するためのｎ個のレベル
データを前記ｎ個のコンペアレジスタのそれぞれに対応
させて記憶し、前記ｎ個のコンペアレジスタの何れかか
ら一致信号が出力される毎に記憶内容をシフトし、シフ
トアウトされたレベルデータを前記パルス信号として外
部に出力するシフトレジスタと、前記ｎ個のコンペアレ
ジスタの何れかから一致信号が出力される毎にカウント
アップし、該カウントアップの結果がｎの倍数になる毎
に割り込み信号を出力するカウンタ、とを備えている。
るパルス信号発生装置は、上記目的を達成するために、
パルス信号を発生するパルス信号発生装置であって、所
定の時間間隔でカウントアップするタイマと、それぞれ
が、前記パルス信号の変化のタイミングを決定するため
のタイミングデータと前記タイマからのタイマカウント
値とを比較し、これらが一致した場合に一致信号を出力
するｎ個（ｎは２以上の整数）のコンペアレジスタと、
前記パルス信号のレベルを決定するためのｎ個のレベル
データを前記ｎ個のコンペアレジスタのそれぞれに対応
させて記憶し、前記ｎ個のコンペアレジスタの何れかか
ら一致信号が出力される毎に記憶内容をシフトし、シフ
トアウトされたレベルデータを前記パルス信号として外
部に出力するシフトレジスタと、前記ｎ個のコンペアレ
ジスタの何れかから一致信号が出力される毎にカウント
アップし、該カウントアップの結果がｎの倍数になる毎
に割り込み信号を出力するカウンタ、とを備えている。
【００２６】このパルス信号発生装置における前記コン
ペアレジスタは、前記パルス信号の変化のタイミングを
決定するためのタイミングデータを記憶するレジスタ
と、該レジスタに記憶されたタイミングデータと前記タ
イマからのタイマカウント値とを比較し、これらが一致
した場合に一致信号を出力するコンパレータ、とを備え
て構成できる。
ペアレジスタは、前記パルス信号の変化のタイミングを
決定するためのタイミングデータを記憶するレジスタ
と、該レジスタに記憶されたタイミングデータと前記タ
イマからのタイマカウント値とを比較し、これらが一致
した場合に一致信号を出力するコンパレータ、とを備え
て構成できる。
【００２７】また、このパルス信号発生装置は、前記カ
ウンタからの割り込み信号に応答して前記タイミングデ
ータを生成して前記コンペアレジスタ内のレジスタにセ
ットし、且つ前記レベルデータを生成して前記シフトレ
ジスタにセットする制御手段を更に備えて構成できる。
ウンタからの割り込み信号に応答して前記タイミングデ
ータを生成して前記コンペアレジスタ内のレジスタにセ
ットし、且つ前記レベルデータを生成して前記シフトレ
ジスタにセットする制御手段を更に備えて構成できる。
【００２８】このパルス信号発生装置によれば、パルス
信号の立ち上がり又は立ち下がり変化を起こさせること
ができるタイミング（実際に変化を起こさせるかどうか
はレベルデータに従って決定される）がｎ回訪れる毎に
１回の割り込みが発生する。従って、上記タイミングが
訪れる毎に割り込みが発生する従来のパルス信号発生装
置に比べ、割り込みの回数は１／ｎになる。その結果、
制御手段、例えばＣＰＵの負荷を軽減させることができ
るので、高速で出力レベルが変化する信号を容易に生成
できる。
信号の立ち上がり又は立ち下がり変化を起こさせること
ができるタイミング（実際に変化を起こさせるかどうか
はレベルデータに従って決定される）がｎ回訪れる毎に
１回の割り込みが発生する。従って、上記タイミングが
訪れる毎に割り込みが発生する従来のパルス信号発生装
置に比べ、割り込みの回数は１／ｎになる。その結果、
制御手段、例えばＣＰＵの負荷を軽減させることができ
るので、高速で出力レベルが変化する信号を容易に生成
できる。
【００２９】また、本発明の第２の態様に係るパルス信
号発生方法は、上記と同様の目的で、パルス信号を発生
するパルス信号発生方法であって、前記パルス信号の変
化のタイミングを決定するためのｎ個（ｎは２以上の整
数）のタイミングデータのそれぞれと所定の時間間隔で
カウントアップされるカウント値とを比較し、該比較に
よって何れかのタイミングデータと前記カウント値とが
一致した場合に一致信号を生成し、前記パルス信号のレ
ベルを決定するためのｎ個のレベルデータを前記ｎ個の
タイミングデータのそれぞれに対応させて記憶し、前記
比較により一致信号が生成される毎に該記憶されたレベ
ルデータをシフトし、該シフトによりシフトアウトされ
たレベルデータを前記パルス信号として外部に出力し、
前記一致信号が生成される回数をカウントアップし、該
カウントアップの結果がｎの倍数になる毎に割り込み信
号を出力する、ように構成されている。
号発生方法は、上記と同様の目的で、パルス信号を発生
するパルス信号発生方法であって、前記パルス信号の変
化のタイミングを決定するためのｎ個（ｎは２以上の整
数）のタイミングデータのそれぞれと所定の時間間隔で
カウントアップされるカウント値とを比較し、該比較に
よって何れかのタイミングデータと前記カウント値とが
一致した場合に一致信号を生成し、前記パルス信号のレ
ベルを決定するためのｎ個のレベルデータを前記ｎ個の
タイミングデータのそれぞれに対応させて記憶し、前記
比較により一致信号が生成される毎に該記憶されたレベ
ルデータをシフトし、該シフトによりシフトアウトされ
たレベルデータを前記パルス信号として外部に出力し、
前記一致信号が生成される回数をカウントアップし、該
カウントアップの結果がｎの倍数になる毎に割り込み信
号を出力する、ように構成されている。
【００３０】このパルス信号発生方法における前記比較
するステップは、前記パルス信号の変化のタイミングを
決定するためのタイミングデータを記憶し、該記憶され
たタイミングデータと前記所定の時間間隔でカウントア
ップされるカウント値とを比較するように構成できる。
するステップは、前記パルス信号の変化のタイミングを
決定するためのタイミングデータを記憶し、該記憶され
たタイミングデータと前記所定の時間間隔でカウントア
ップされるカウント値とを比較するように構成できる。
【００３１】また、このパルス信号発生方法は、前記割
り込み信号に応答して前記ｎ個のタイミングデータ及び
前記ｎ個のレベルデータを生成するステップを更に備え
て構成できる。
り込み信号に応答して前記ｎ個のタイミングデータ及び
前記ｎ個のレベルデータを生成するステップを更に備え
て構成できる。
【００３２】
【発明の実施の形態】次に、本発明の実施の形態を、図
面を参照しながら詳細に説明する。
面を参照しながら詳細に説明する。
【００３３】図１は本発明に係るパルス信号発生装置の
構成を示すブロック図である。このパルス信号発生装置
は、タイマ１０、コンペアレジスタ群１１、シフトレジ
スタ１２、ラッチ１３、ポート１４、ＯＲゲート１５及
びカウンタ１６から構成されている。コンペアレジスタ
群１１は、ｎ個のコンペアレジスタＣＲ１〜ＣＲｎから
構成されている。また、このパルス信号発生装置は、Ｃ
ＰＵ１７によって制御される（詳細は後述する）。
構成を示すブロック図である。このパルス信号発生装置
は、タイマ１０、コンペアレジスタ群１１、シフトレジ
スタ１２、ラッチ１３、ポート１４、ＯＲゲート１５及
びカウンタ１６から構成されている。コンペアレジスタ
群１１は、ｎ個のコンペアレジスタＣＲ１〜ＣＲｎから
構成されている。また、このパルス信号発生装置は、Ｃ
ＰＵ１７によって制御される（詳細は後述する）。
【００３４】タイマ１０は、所定時間間隔でカウントア
ップするカウンタで構成されている。このタイマ１０に
は、ＣＰＵ１７から初期値が設定される。また、タイマ
１０から出力されるタイマカウント値は、コンペアレジ
スタ群１１を構成する各コンペアレジスタＣＲ１〜ＣＲ
ｎに供給される。なお、このタイマ１０としては、ＣＰ
Ｕ１７からセットされるデータに従った時間間隔でカウ
ントアップするプログラマブルタイマを使用することが
できる。この場合、パルス信号の精度を要求に応じて調
整できるので、このパルス信号発生装置の応用範囲が広
くなる。
ップするカウンタで構成されている。このタイマ１０に
は、ＣＰＵ１７から初期値が設定される。また、タイマ
１０から出力されるタイマカウント値は、コンペアレジ
スタ群１１を構成する各コンペアレジスタＣＲ１〜ＣＲ
ｎに供給される。なお、このタイマ１０としては、ＣＰ
Ｕ１７からセットされるデータに従った時間間隔でカウ
ントアップするプログラマブルタイマを使用することが
できる。この場合、パルス信号の精度を要求に応じて調
整できるので、このパルス信号発生装置の応用範囲が広
くなる。
【００３５】コンペアレジスタ群１１を構成する各コン
ペアレジスタＣＲ１〜ＣＲｎは、図２に示すように、レ
ジスタ２０とコンパレータ２１とから構成されている。
レジスタ２０には、ＣＰＵ１７からタイミングデータが
セットされる。タイミングデータは、発生するパルス信
号の変化のタイミングを規定する。また、コンパレータ
２１は、レジスタ２０に記憶されているタイミングデー
タとタイマ１０からのタイマカウント値とを比較し、こ
れらが一致すればその旨を表す一致信号を出力する。各
コンペアレジスタＣＲ１〜ＣＲｎからの一致信号はＯＲ
ゲート１５に供給される。
ペアレジスタＣＲ１〜ＣＲｎは、図２に示すように、レ
ジスタ２０とコンパレータ２１とから構成されている。
レジスタ２０には、ＣＰＵ１７からタイミングデータが
セットされる。タイミングデータは、発生するパルス信
号の変化のタイミングを規定する。また、コンパレータ
２１は、レジスタ２０に記憶されているタイミングデー
タとタイマ１０からのタイマカウント値とを比較し、こ
れらが一致すればその旨を表す一致信号を出力する。各
コンペアレジスタＣＲ１〜ＣＲｎからの一致信号はＯＲ
ゲート１５に供給される。
【００３６】ＯＲゲート１５は、各コンペアレジスタＣ
Ｒ１〜ＣＲｎからの一致信号の論理和をとり、シフトレ
ジスタ１２及びカウンタ１６にする。シフトレジスタ１
２は、ＯＲゲート１５からの信号をシフトクロックとし
て使用し、カウンタ１６はカウントクロックとして使用
する。
Ｒ１〜ＣＲｎからの一致信号の論理和をとり、シフトレ
ジスタ１２及びカウンタ１６にする。シフトレジスタ１
２は、ＯＲゲート１５からの信号をシフトクロックとし
て使用し、カウンタ１６はカウントクロックとして使用
する。
【００３７】シフトレジスタ１２は、パラレル入力−シ
リアル出力の機能を有するｎビットのシフトレジスタで
構成されている。このシフトレジスタ１２の各ビット１
〜ｎは、それぞれ各コンペアレジスタＣＲ１〜ＣＲｎに
対応している。このシフトレジスタ１２には、ＣＰＵ１
７からパラレルデータとして送られてくるレベルデータ
が記憶される。
リアル出力の機能を有するｎビットのシフトレジスタで
構成されている。このシフトレジスタ１２の各ビット１
〜ｎは、それぞれ各コンペアレジスタＣＲ１〜ＣＲｎに
対応している。このシフトレジスタ１２には、ＣＰＵ１
７からパラレルデータとして送られてくるレベルデータ
が記憶される。
【００３８】レベルデータは、このパルス信号発生装置
で発生するパルス信号のレベル（Ｈレベル又はＬレベ
ル）を規定する。このシフトレジスタ１２の内容は、Ｏ
Ｒゲート１５からの信号がアクティブになる毎に右シフ
トされる。従って、コンペアレジスタＣＲ１〜ＣＲｎの
何れかから一致信号が出力される毎に右シフトされるこ
とになる。このシフトレジスタ１２からシフトアウトさ
れたデータは、ラッチ１３に供給される。
で発生するパルス信号のレベル（Ｈレベル又はＬレベ
ル）を規定する。このシフトレジスタ１２の内容は、Ｏ
Ｒゲート１５からの信号がアクティブになる毎に右シフ
トされる。従って、コンペアレジスタＣＲ１〜ＣＲｎの
何れかから一致信号が出力される毎に右シフトされるこ
とになる。このシフトレジスタ１２からシフトアウトさ
れたデータは、ラッチ１３に供給される。
【００３９】ラッチ１３は、シフトレジスタ１２からシ
フトアウトされたレベルデータを、次にシフトレジスタ
１２からレベルデータがシフトアウトされるまで保持す
る。このラッチ１３の出力は、ポート１４を介して図示
しない外部装置に供給される。
フトアウトされたレベルデータを、次にシフトレジスタ
１２からレベルデータがシフトアウトされるまで保持す
る。このラッチ１３の出力は、ポート１４を介して図示
しない外部装置に供給される。
【００４０】カウンタ１６は、ＯＲゲート１５からの信
号をカウントクロックとしてカウントアップするｎ進カ
ウンタで構成され、ｎからゼロにラウンドする際にキャ
リー信号を出力する。このキャリー信号は、割り込み信
号としてＣＰＵ１７に供給される。従って、カウンタ１
６は、コンペアレジスタＣＲ１〜ＣＲｎの何れかから一
致信号が出力される毎にカウントアップされ、ｎまでカ
ウントアップされることによりＣＰＵ１７に割り込みが
かけられることになる。
号をカウントクロックとしてカウントアップするｎ進カ
ウンタで構成され、ｎからゼロにラウンドする際にキャ
リー信号を出力する。このキャリー信号は、割り込み信
号としてＣＰＵ１７に供給される。従って、カウンタ１
６は、コンペアレジスタＣＲ１〜ＣＲｎの何れかから一
致信号が出力される毎にカウントアップされ、ｎまでカ
ウントアップされることによりＣＰＵ１７に割り込みが
かけられることになる。
【００４１】ＣＰＵ１７は、割り込み信号がアクティブ
にされることにより割り込み処理を実行する。この割り
込み処理では、コンペアレジスタＣＲ１〜ＣＲｎのそれ
ぞれに、発生すべきパルス信号に応じたタイミングデー
タがセットされると共に、シフトレジスタ１２にレベル
データがセットされる。なお、タイマ１０がプログラマ
ブルタイマで構成される場合は、ＣＰＵ１７は、カウン
トアップの時間間隔を規定するデータをタイマ１０にセ
ットする処理も行う。
にされることにより割り込み処理を実行する。この割り
込み処理では、コンペアレジスタＣＲ１〜ＣＲｎのそれ
ぞれに、発生すべきパルス信号に応じたタイミングデー
タがセットされると共に、シフトレジスタ１２にレベル
データがセットされる。なお、タイマ１０がプログラマ
ブルタイマで構成される場合は、ＣＰＵ１７は、カウン
トアップの時間間隔を規定するデータをタイマ１０にセ
ットする処理も行う。
【００４２】次に、上記のように構成される従来のパル
ス信号発生装置の動作を、図３及び図４を参照しながら
説明する。なお、以下ではｎ＝６の場合を例にとって説
明する。この場合、カウンタ１６は６進カウンタで構成
される。また、このカウンタ１６の内容は初期状態では
ゼロにクリアされているものとする。
ス信号発生装置の動作を、図３及び図４を参照しながら
説明する。なお、以下ではｎ＝６の場合を例にとって説
明する。この場合、カウンタ１６は６進カウンタで構成
される。また、このカウンタ１６の内容は初期状態では
ゼロにクリアされているものとする。
【００４３】先ず、ＣＰＵ１７は、タイマ１０に初期値
を設定する。また、ＣＰＵ１７は、タイミングデータＴ
Ｄ1〜ＴＤ6を、それぞれコンペアレジスタＣＲ１〜ＣＲ
６にセットする。各タイミングデータは、ＴＤ1＜ＴＤ2
＜ＴＤ3＜ＴＤ4＜ＴＤ5＜ＴＤ6の関係にあるものとす
る。また、ＣＰＵ１７は、６ビットのレベルデータ「１
０１０１０Ｂ」（末桁のＢは２進数であることを表す。
以下同じ）をシフトレジスタ１２にセットする。
を設定する。また、ＣＰＵ１７は、タイミングデータＴ
Ｄ1〜ＴＤ6を、それぞれコンペアレジスタＣＲ１〜ＣＲ
６にセットする。各タイミングデータは、ＴＤ1＜ＴＤ2
＜ＴＤ3＜ＴＤ4＜ＴＤ5＜ＴＤ6の関係にあるものとす
る。また、ＣＰＵ１７は、６ビットのレベルデータ「１
０１０１０Ｂ」（末桁のＢは２進数であることを表す。
以下同じ）をシフトレジスタ１２にセットする。
【００４４】以上の処理が終了すると、タイマ１０のカ
ウントアップが開始される。そして、このカウントアッ
プの結果、タイマ１０から出力されるタイマカウント値
がコンペアレジスタＣＲ１に記憶されているタイミング
データＴＤ1に一致すると、コンペアレジスタＣＲ１は
一致信号を出力する。この一致信号は、ＯＲゲート１５
を経由してシフトレジスタ１２及びカウンタ１６に供給
される。
ウントアップが開始される。そして、このカウントアッ
プの結果、タイマ１０から出力されるタイマカウント値
がコンペアレジスタＣＲ１に記憶されているタイミング
データＴＤ1に一致すると、コンペアレジスタＣＲ１は
一致信号を出力する。この一致信号は、ＯＲゲート１５
を経由してシフトレジスタ１２及びカウンタ１６に供給
される。
【００４５】これにより、シフトレジスタ１２に記憶さ
れているレベルデータは１ビット右シフトされる。この
シフト動作によりシフトレジスタ１２からシフトアウト
されたレベルデータ「１」はラッチ１３にラッチされ
る。その結果、ポート１４から出力される信号のレベル
は、図３に示すように、タイミングＴ1でＨレベルに変
化する。また、ＯＲゲート１５からの信号に応じてカウ
ンタ１６の内容がカウントアップされて「１」になる。
れているレベルデータは１ビット右シフトされる。この
シフト動作によりシフトレジスタ１２からシフトアウト
されたレベルデータ「１」はラッチ１３にラッチされ
る。その結果、ポート１４から出力される信号のレベル
は、図３に示すように、タイミングＴ1でＨレベルに変
化する。また、ＯＲゲート１５からの信号に応じてカウ
ンタ１６の内容がカウントアップされて「１」になる。
【００４６】この状態でタイマ１０のカウントアップが
進み、タイマ１０から出力されるタイマカウント値がコ
ンペアレジスタＣＲ２に記憶されているタイミングデー
タＴＤ2に一致すると、コンペアレジスタＣＲ２は一致
信号を出力する。この一致信号は、ＯＲゲート１５を経
由してシフトレジスタ１２及びカウンタ１６に供給され
る。
進み、タイマ１０から出力されるタイマカウント値がコ
ンペアレジスタＣＲ２に記憶されているタイミングデー
タＴＤ2に一致すると、コンペアレジスタＣＲ２は一致
信号を出力する。この一致信号は、ＯＲゲート１５を経
由してシフトレジスタ１２及びカウンタ１６に供給され
る。
【００４７】これにより、シフトレジスタ１２に記憶さ
れているレベルデータは１ビット右シフトされる。この
シフト動作によりシフトレジスタ１２からシフトアウト
されたレベルデータ「０」はラッチ１３にラッチされ
る。その結果、ポート１４から出力される信号のレベル
は、図３に示すように、タイミングＴ2でＬレベルに変
化する。また、ＯＲゲート１５からの信号に応じてカウ
ンタ１６の内容はカウントアップされて「２」になる。
れているレベルデータは１ビット右シフトされる。この
シフト動作によりシフトレジスタ１２からシフトアウト
されたレベルデータ「０」はラッチ１３にラッチされ
る。その結果、ポート１４から出力される信号のレベル
は、図３に示すように、タイミングＴ2でＬレベルに変
化する。また、ＯＲゲート１５からの信号に応じてカウ
ンタ１６の内容はカウントアップされて「２」になる。
【００４８】以下同様にして、タイマ１０から出力され
るタイマカウント値がコンペアレジスタＣＲ２〜ＣＲ５
に記憶されているタイミングデータＴＤ3〜ＴＤ5に順次
一致することにより、シフトレジスタ１２に記憶されて
いるレベルデータは順次１ビットずつ右シフトされる。
これにより、ポート１４から出力される信号のレベル
は、図３に示すように、タイミングＴ3でＨレベル、タ
イミングＴ4でＬレベル、タイミングＴ5でＨレベルにそ
れぞれ変化する。また、カウンタ１６の内容は、ＯＲゲ
ート１５からの信号に応じて順次カウントアップされて
「５」になる。
るタイマカウント値がコンペアレジスタＣＲ２〜ＣＲ５
に記憶されているタイミングデータＴＤ3〜ＴＤ5に順次
一致することにより、シフトレジスタ１２に記憶されて
いるレベルデータは順次１ビットずつ右シフトされる。
これにより、ポート１４から出力される信号のレベル
は、図３に示すように、タイミングＴ3でＨレベル、タ
イミングＴ4でＬレベル、タイミングＴ5でＨレベルにそ
れぞれ変化する。また、カウンタ１６の内容は、ＯＲゲ
ート１５からの信号に応じて順次カウントアップされて
「５」になる。
【００４９】この状態でタイマ１０のカウントアップが
進み、タイマ１０から出力されるタイマカウント値がコ
ンペアレジスタＣＲ６に記憶されているタイミングデー
タＴＤ6に一致すると、コンペアレジスタＣＲ６は一致
信号を出力する。この一致信号は、ＯＲゲート１５を経
由してシフトレジスタ１２及びカウンタ１６に供給され
る。
進み、タイマ１０から出力されるタイマカウント値がコ
ンペアレジスタＣＲ６に記憶されているタイミングデー
タＴＤ6に一致すると、コンペアレジスタＣＲ６は一致
信号を出力する。この一致信号は、ＯＲゲート１５を経
由してシフトレジスタ１２及びカウンタ１６に供給され
る。
【００５０】これにより、シフトレジスタ１２に記憶さ
れているレベルデータは１ビット右シフトされる。この
シフト動作によりシフトレジスタ１２からシフトアウト
されたレベルデータ「０」はラッチ１３にラッチされ
る。その結果、ポート１４から出力される信号のレベル
は、図３に示すように、タイミングＴ6でＬレベルに変
化する。また、ＯＲゲート１５からの信号に応じてカウ
ンタ１６の内容はカウントアップされることにより
「０」に戻る。この際、カウンタ１６からキャリー信号
が出力される。このキャリー信号は、割り込み信号とし
てＣＰＵ１７に供給される。ＣＰＵ１７は、この割り込
み信号に応答して、図４のフローチャートに示す割り込
み処理を実行する。
れているレベルデータは１ビット右シフトされる。この
シフト動作によりシフトレジスタ１２からシフトアウト
されたレベルデータ「０」はラッチ１３にラッチされ
る。その結果、ポート１４から出力される信号のレベル
は、図３に示すように、タイミングＴ6でＬレベルに変
化する。また、ＯＲゲート１５からの信号に応じてカウ
ンタ１６の内容はカウントアップされることにより
「０」に戻る。この際、カウンタ１６からキャリー信号
が出力される。このキャリー信号は、割り込み信号とし
てＣＰＵ１７に供給される。ＣＰＵ１７は、この割り込
み信号に応答して、図４のフローチャートに示す割り込
み処理を実行する。
【００５１】この割り込み処理では、先ず、新たなタイ
ミングデータＴＤ1〜ＴＤ6が、それぞれコンペアレジス
タＣＲ１〜ＣＲ６にセットされる（ステップＳ１０）。
次いで、シフトレジスタ１２に新たなレベルデータがセ
ットされる（ステップＳ１１）。次いで、タイマ１０に
初期値が設定される（ステップＳ１２）。その後、ＣＰ
Ｕ１７のシーケンスは割り込まれた位置にリターンす
る。これにより、新たなタイミングデータＴＤ1〜ＴＤ6
及び新たなレベルデータに基づきパルス信号の生成が再
開される。以下、同様の動作が繰り返される。
ミングデータＴＤ1〜ＴＤ6が、それぞれコンペアレジス
タＣＲ１〜ＣＲ６にセットされる（ステップＳ１０）。
次いで、シフトレジスタ１２に新たなレベルデータがセ
ットされる（ステップＳ１１）。次いで、タイマ１０に
初期値が設定される（ステップＳ１２）。その後、ＣＰ
Ｕ１７のシーケンスは割り込まれた位置にリターンす
る。これにより、新たなタイミングデータＴＤ1〜ＴＤ6
及び新たなレベルデータに基づきパルス信号の生成が再
開される。以下、同様の動作が繰り返される。
【００５２】以上の説明では、レベルデータとして「１
０１０１０Ｂ」といった「１」と「０」が交互に出現す
るデータを用いたが、「１」又は「０」が連続するよう
なレベルデータを用いることもできる。この場合は、パ
ルス信号のＨレベルの区間又はＬレベルの区間を長くす
ることができる。なお、パルス信号のＨレベルの区間又
はＬレベルの区間の長さは、コンペアレジスタＣＲ１〜
ＣＲ６にセットするタイミングデータＴＤ1〜ＴＤ6によ
って調整することもできる。
０１０１０Ｂ」といった「１」と「０」が交互に出現す
るデータを用いたが、「１」又は「０」が連続するよう
なレベルデータを用いることもできる。この場合は、パ
ルス信号のＨレベルの区間又はＬレベルの区間を長くす
ることができる。なお、パルス信号のＨレベルの区間又
はＬレベルの区間の長さは、コンペアレジスタＣＲ１〜
ＣＲ６にセットするタイミングデータＴＤ1〜ＴＤ6によ
って調整することもできる。
【００５３】以上説明したパルス信号発生装置によれ
ば、割り込みは、パルス信号のレベルがｎ回変化する毎
に１回の割合でしか発生しないので、ＣＰＵ１７の負荷
を軽減させることができる。このことは、ＣＰＵ１７の
負荷が従来と同一ある場合は、ｎ倍の速度で変化するパ
ルス信号を生成できることを意味する。
ば、割り込みは、パルス信号のレベルがｎ回変化する毎
に１回の割合でしか発生しないので、ＣＰＵ１７の負荷
を軽減させることができる。このことは、ＣＰＵ１７の
負荷が従来と同一ある場合は、ｎ倍の速度で変化するパ
ルス信号を生成できることを意味する。
【００５４】
【発明の効果】以上詳述したように、本発明によれば、
任意のパルス信号を生成することができ、しかもＣＰＵ
の負荷を軽減できるパルス信号発生装置及びパルス信号
発生方法を提供できる。
任意のパルス信号を生成することができ、しかもＣＰＵ
の負荷を軽減できるパルス信号発生装置及びパルス信号
発生方法を提供できる。
【図１】本発明の実施の形態に係るパルス信号発生装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１に示した各コンペアレジスタの構成を示す
ブロック図である。
ブロック図である。
【図３】本発明の実施の形態に係るパルス信号発生装置
の動作を説明するための図である。
の動作を説明するための図である。
【図４】本発明の実施の形態に係るパルス信号発生装置
を制御するＣＰＵの動作を説明するためのフローチャー
トである。
を制御するＣＰＵの動作を説明するためのフローチャー
トである。
【図５】従来のパルス信号発生装置の一例を示すブロッ
ク図である。
ク図である。
【図６】従来のパルス信号発生装置の動作を説明するた
めの図である。
めの図である。
１０ タイマ １１ コンペアレジスタ群 １２ シフトレジスタ １３ ラッチ １４ ポート １５ ＯＲゲート １６ カウンタ １７ ＣＰＵ ２０ レジスタ ２１ コンパレータ ＣＲ１〜ＣＲｎ コンペアレジスタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/00 G06F 1/04
Claims (6)
- 【請求項１】パルス信号を発生するパルス信号発生装置
であって、 所定の時間間隔でカウントアップするタイマと、 それぞれが、前記パルス信号の変化のタイミングを決定
するためのタイミングデータと前記タイマからのタイマ
カウント値とを比較し、これらが一致した場合に一致信
号を出力するｎ個（ｎは２以上の整数）のコンペアレジ
スタと、 前記パルス信号のレベルを決定するためのｎ個のレベル
データを前記ｎ個のコンペアレジスタのそれぞれに対応
させて記憶し、前記ｎ個のコンペアレジスタの何れかか
ら一致信号が出力される毎に記憶内容をシフトし、シフ
トアウトされたレベルデータを前記パルス信号として外
部に出力するシフトレジスタと、 前記ｎ個のコンペアレジスタの何れかから一致信号が出
力される毎にカウントアップし、該カウントアップの結
果がｎの倍数になる毎に割り込み信号を出力するカウン
タ、とを備えたパルス信号発生装置。 - 【請求項２】前記コンペアレジスタは、前記パルス信号
の変化のタイミングを決定するためのタイミングデータ
を記憶するレジスタと、該レジスタに記憶されたタイミ
ングデータと前記タイマからのタイマカウント値とを比
較し、これらが一致した場合に一致信号を出力するコン
パレータ、とを備えた請求項１に記載のパルス信号発生
装置。 - 【請求項３】前記カウンタからの割り込み信号に応答し
て前記タイミングデータを生成して前記コンペアレジス
タ内のレジスタにセットし、且つ前記レベルデータを生
成して前記シフトレジスタにセットする制御手段を更に
備えた請求項２に記載のパルス信号発生装置。 - 【請求項４】パルス信号を発生するパルス信号発生方法
であって、 前記パルス信号の変化のタイミングを決定するためのｎ
個（ｎは２以上の整数）のタイミングデータのそれぞれ
と所定の時間間隔でカウントアップされるカウント値と
を比較し、 該比較によって何れかのタイミングデータと前記カウン
ト値とが一致した場合に一致信号を生成し、 前記パルス信号のレベルを決定するためのｎ個のレベル
データを前記ｎ個のタイミングデータのそれぞれに対応
させて記憶し、 前記比較により一致信号が生成される毎に該記憶された
レベルデータをシフトし、 該シフトによりシフトアウトされたレベルデータを前記
パルス信号として外部に出力し、 前記一致信号が生成される回数をカウントアップし、 該カウントアップの結果がｎの倍数になる毎に割り込み
信号を出力する、パルス信号発生方法。 - 【請求項５】前記比較するステップは、前記パルス信号
の変化のタイミングを決定するためのタイミングデータ
を記憶し、該記憶されたタイミングデータと前記所定の
時間間隔でカウントアップされるカウント値とを比較す
る請求項４に記載のパルス信号発生方法。 - 【請求項６】前記割り込み信号に応答して前記ｎ個のタ
イミングデータ及び前記ｎ個のレベルデータを生成する
ステップを更に備えた請求項５に記載のパルス信号発生
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26307398A JP3312648B2 (ja) | 1998-09-17 | 1998-09-17 | パルス信号発生装置及びパルス信号発生方法 |
| US09/391,372 US6504876B1 (en) | 1998-09-17 | 1999-09-08 | Pulse signal generating apparatus and pulse signal generating method |
| KR1019990039183A KR100347557B1 (ko) | 1998-09-17 | 1999-09-14 | 펄스신호발생장치 및 펄스신호발생방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26307398A JP3312648B2 (ja) | 1998-09-17 | 1998-09-17 | パルス信号発生装置及びパルス信号発生方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091889A JP2000091889A (ja) | 2000-03-31 |
| JP3312648B2 true JP3312648B2 (ja) | 2002-08-12 |
Family
ID=17384471
Family Applications (1)
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