JP2835323B2 - Power supply for sputtering equipment - Google Patents

Power supply for sputtering equipment

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JP2835323B2
JP2835323B2 JP3589998A JP3589998A JP2835323B2 JP 2835323 B2 JP2835323 B2 JP 2835323B2 JP 3589998 A JP3589998 A JP 3589998A JP 3589998 A JP3589998 A JP 3589998A JP 2835323 B2 JP2835323 B2 JP 2835323B2
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sputtering
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豊 谷津
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は電子部品,半導体,
光ディスクなどへ薄膜を成膜するスパッタリング装置用
電源装置に関する。
The present invention relates to electronic components, semiconductors,
The present invention relates to a power supply device for a sputtering apparatus for forming a thin film on an optical disk or the like.

【0002】[0002]

【従来の技術】ターゲットの裏面に磁石を配置したスパ
ッタ源を用いたスパッタリング装置により半導体、電子
部品、装飾部品等に薄膜を形成する技術が普及されてい
る。このようなスパッタリング装置においては、真空槽
中に放電用ガスとして、例えばArのような不活性ガス
を導入しておき、この真空槽中にスパッタ源を配置し、
このスパッタ源に負の電圧を印加することによってマグ
ネトロン放電を発生させ、真空槽中に導入された放電用
ガスをイオン化し、このイオン化されたアルゴン正イオ
ンが加速され、スパッタ源のターゲット表面に衝突し、
ターゲット表面をスパッタ蒸発させる。このスパッタ粒
子を基板上に沈着させてターゲット材料からなる薄膜を
形成するようにしたものであり、これをスパッタリング
と言う。
2. Description of the Related Art A technique for forming a thin film on a semiconductor, an electronic component, a decorative component, or the like by a sputtering apparatus using a sputtering source having a magnet disposed on the back surface of a target has been widely used. In such a sputtering apparatus, for example, an inert gas such as Ar is introduced as a discharge gas into a vacuum chamber, and a sputtering source is arranged in the vacuum chamber.
A magnetron discharge is generated by applying a negative voltage to the sputter source, ionizing the discharge gas introduced into the vacuum chamber, and the ionized argon positive ions are accelerated and collide with the target surface of the sputter source. And
The target surface is sputter evaporated. The sputtered particles are deposited on a substrate to form a thin film made of a target material, which is called sputtering.

【0003】このスパッタリングを行っている最中に、
マグネトロン放電がア−ク放電に変化してしまう場合が
ある。このように、マグネトロン放電がア−ク放電に移
行してしまうと、スパッタリングを行うことはできな
い。
[0003] During this sputtering,
The magnetron discharge may change to an arc discharge. As described above, when the magnetron discharge shifts to the arc discharge, sputtering cannot be performed.

【0004】従って、ア−ク放電の発生後ただちに、上
記スパッタ源を少しだけ正の電位に保つような逆電圧パ
ルスを印加して、ア−ク放電の発生を抑えている。従来
においては、この逆電圧パルスを印加する時間間隔は3
0μs以上であった。
Therefore, immediately after the occurrence of the arc discharge, a reverse voltage pulse for maintaining the sputtering source at a slightly positive potential is applied to suppress the occurrence of the arc discharge. Conventionally, the time interval for applying this reverse voltage pulse is 3
0 μs or more.

【0005】[0005]

【発明が解決しようとする課題】ところで、逆電圧パル
スを印加する時間間隔は、スイッチング素子の電力損失
による破壊からの保護を行うなどの問題から、ある値の
時間間隔が必要とされていた。
By the way, the time interval for applying the reverse voltage pulse needs to be a certain time interval due to a problem such as protection against destruction due to power loss of the switching element.

【0006】しかし、前述したように30μs以上の時
間間隔で逆電圧パルスを印加した場合でも、すぐに連続
してア−ク放電が発生してしまうことがあり、連続ア−
ク放電の発生する確率が高いという問題があった。
However, as described above, even when a reverse voltage pulse is applied at a time interval of 30 μs or more, an arc discharge may immediately and continuously occur, and a continuous arc discharge may occur.
There is a problem that the probability of occurrence of discharge is high.

【0007】また、逆電圧パルスを印加した場合に、ス
パッタ源に正の電圧が印加されることになり、逆方向に
例えば基板等からア−ク放電が発生する場合もある。こ
の逆方向のア−ク放電による連続ア−ク放電が発生する
と、基板にダメ−ジを与えるという問題があった。
[0007] When a reverse voltage pulse is applied, a positive voltage is applied to the sputter source, and arc discharge may occur in a reverse direction, for example, from a substrate or the like. When a continuous arc discharge occurs due to the arc discharge in the reverse direction, there is a problem that the substrate is damaged.

【0008】本発明は上記の点に鑑みてなされたもの
で、その目的は、連続ア−ク放電の発生を防止するため
に、逆電圧パルスを印加する時間間隔を、ア−ク放電の
発生を検出した場合には、1〜10μs以内とし、しか
も、この逆電圧パルスによる逆方向ア−ク放電の発生を
確実に防止することができるスパッタリング装置用電源
装置を提供することにある。
The present invention has been made in view of the above points, and an object of the present invention is to set a time interval for applying a reverse voltage pulse to prevent generation of a continuous arc discharge. The object of the present invention is to provide a power supply device for a sputtering apparatus capable of detecting the occurrence of a reverse arc discharge by the reverse voltage pulse within a range of 1 to 10 .mu.s.

【0009】[0009]

【課題を解決するための手段】請求項1に係わるスパッ
タリング装置用電源装置は、接地した真空槽内に不活性
ガスを導入し、この真空槽内に配置したスパッタ源に負
の電圧を印加して、スパッタリングを行うスパッタリン
グ装置において、上記スパッタ源に直流電圧を印加する
ための直流電源と、上記スパッタリング中に発生するア
−ク放電の発生を停止させるために、上記スパッタ源に
逆電圧を印加するための逆電圧発生手段と、上記逆電圧
発生手段で発生された逆電圧を上記スパッタ源に印加す
るスイッチ手段と、上記真空槽内のア−ク放電の発生を
検出するア−ク放電検出手段と、このア−ク放電検出手
段によりア−ク放電の発生が検出された場合には、上記
スイッチ手段を設定時間オンさせて、上記逆電圧発生手
段から発生された逆電圧を上記スパッタ源に印加するた
めの逆電圧印加手段と、上記ア−ク放電検出手段により
上記ア−ク放電の発生が検出された場合には、上記逆電
圧発生手段で発生された逆電圧を上記スパッタ源に設定
時間印加し、その印加が終了した後、上記ア−ク放電検
出手段によりア−ク放電の発生が再度検出された場合に
は、1〜10μS以内に上記逆電圧発生手段で発生され
た逆電圧を上記スパッタ源に印加する逆電圧印加制御手
段とを具備したことを特徴とする。
According to a first aspect of the present invention, there is provided a power supply apparatus for a sputtering apparatus, wherein an inert gas is introduced into a grounded vacuum chamber, and a negative voltage is applied to a sputtering source arranged in the vacuum chamber. In a sputtering apparatus for performing sputtering, a DC power supply for applying a DC voltage to the sputtering source and a reverse voltage for applying a reverse voltage to the sputtering source to stop generation of arc discharge generated during the sputtering. Reverse voltage generating means, a switch means for applying a reverse voltage generated by the reverse voltage generating means to the sputtering source, and an arc discharge detection for detecting the occurrence of arc discharge in the vacuum chamber. When the occurrence of an arc discharge is detected by the means and the arc discharge detection means, the switch means is turned on for a set time, and the arc voltage is generated by the reverse voltage generation means. A reverse voltage generating means for applying a voltage to the sputter source; and a reverse voltage generated by the reverse voltage generating means when the arc discharge is detected by the arc discharge detecting means. Is applied to the sputtering source for a set time, and after the application is completed, if the occurrence of arc discharge is detected again by the arc discharge detection means, the reverse voltage generation means is applied within 1 to 10 μS. And a reverse voltage application control means for applying the reverse voltage generated in (1) to the sputtering source.

【0010】従って、逆電圧パルスを印加する間隔をア
−ク放電検出時は、1〜10μs以下の時間間隔で行う
ようにしたので、連続ア−ク放電の発生確率を極めて低
下させることができる。
[0010] Therefore, the interval between application of the reverse voltage pulse is detected at a time interval of 1 to 10 µs or less when the arc discharge is detected, so that the probability of occurrence of the continuous arc discharge can be extremely reduced. .

【0011】請求項2に係わるスパッタリング装置用電
源装置は、請求項1記載の逆電圧発生手段と上記スパッ
タ源との間に、スパッタリング放電の電流を流す方向に
接続された順方向インピーダンスと、この順方向インピ
ーダンスより大きく、かつ並列に接続された逆方向のア
ーク放電の発生を防止する逆方向インピーダンスからな
る逆方向アーク放電防止回路を設けたことを特徴とす
る。
According to a second aspect of the present invention, there is provided a power supply apparatus for a sputtering apparatus, comprising: a forward impedance connected between a reverse voltage generating means according to the first aspect and the sputtering source in a direction in which a current of a sputtering discharge flows; A reverse arc discharge prevention circuit having a reverse impedance that is larger than the forward impedance and that is connected in parallel and that prevents the occurrence of a reverse arc discharge is provided.

【0012】従って、請求項1と同様なことを行うこと
ができるとともに、逆電圧パルスを印加したときに、逆
方向ア−ク放電が発生した際にア−ク放電電流を抑制す
るように順方向インピーダンスより大きくかつ並列に逆
方向インピーダンスを設けたので、逆方向のア−ク放電
が発生するのを抑制することができるため、連続ア−ク
放電の発生確率を極めて低下させることができる。
Therefore, the same operation as in the first aspect can be performed, and when the reverse voltage pulse is applied, the arc discharge current is suppressed so as to suppress the arc discharge current when the reverse arc discharge occurs. Since the reverse impedance is provided in parallel with the directional impedance, the occurrence of the arc discharge in the reverse direction can be suppressed, and the probability of occurrence of the continuous arc discharge can be extremely reduced.

【0013】請求項3に係わるスパッタリング装置用電
源装置は、請求項2記載の逆方向アーク放電防止回路に
おいて、順方向インピーダンスがダイオードで、逆方向
インピーダンスが抵抗からなることを特徴とする。
According to a third aspect of the present invention, there is provided a power supply device for a sputtering apparatus according to the second aspect, wherein the forward impedance is a diode and the reverse impedance is a resistor.

【0014】従って、請求項2記載のスパッタリング装
置用電源装置と同様なことを行うことができる。請求項
4に係わるスパッタリング装置用電源装置は、請求項2
記載の逆方向アーク放電防止回路のスパッタ源側と上記
直流電源の正極側との間に、ダイオ−ドのアノード側か
ら上記直流電源の正極側に向けて電流を流すように接続
された第2のダイオ−ドと、この第2のダイオ−ドに抵
抗を直列に接続したことを特徴とする。
Therefore, the same operation as the power supply device for a sputtering apparatus according to the second aspect can be performed. A power supply device for a sputtering apparatus according to claim 4 is provided in claim 2.
A second source connected between the sputter source side of the reverse arc discharge prevention circuit and the positive electrode side of the DC power supply so as to flow current from the anode side of the diode toward the positive electrode side of the DC power supply; And a resistor connected in series to the second diode.

【0015】従って、請求項2記載のスパッタリング装
置用電源装置と同様なことを行うことができるととも
に、逆電圧パルスを印加したときに、真空槽(スパッタ
源)側を流れる電流とダイオ−ドD11側を流れる電流
を抵抗値r11により調整できるので基板ア−ク放電に
よる基板ダメ−ジを防止することができる。
Therefore, the same operation as the power supply device for a sputtering apparatus according to the second aspect can be performed, and when a reverse voltage pulse is applied, the current flowing through the vacuum chamber (sputter source) side and the diode D11 The current flowing on the side can be adjusted by the resistance value r11, so that damage to the substrate due to substrate arc discharge can be prevented.

【0016】請求項5に係わるスパッタリング装置用電
源装置は、請求項1乃至請求項4のうちいずれか一記載
の逆電圧発生手段は、一次側に上記直流電源が接続さ
れ、二次側が上記スパッタ源に接続されるパルストラン
スであり、このパルストランスの一次側と二次側の巻線
比は、1:1.1〜1:1.3であることを特徴とす
る。
According to a fifth aspect of the present invention, there is provided a power supply apparatus for a sputtering apparatus, wherein the reverse voltage generating means according to any one of the first to fourth aspects is configured such that the DC power supply is connected to a primary side and the sputtering side is connected to a secondary side. A pulse transformer connected to a power source, wherein a turn ratio between a primary side and a secondary side of the pulse transformer is 1: 1.1 to 1: 1.3.

【0017】従って、直流電源の0.1〜0.3倍の逆
電圧パルスをトランスから出力させることができる。請
求項6に係わるスパッタリング装置用電源装置は、請求
項1乃至請求項4のうちいずれか一記載の逆電圧発生手
段は、一次側に上記直流電源が接続され、二次側が上記
スパッタ源に接続されるオートトランスであり、このオ
ートトランスの一次側と二次側の巻線比は、1:1.1
〜1:1.3であることを特徴とする。
Therefore, a reverse voltage pulse of 0.1 to 0.3 times the DC power supply can be output from the transformer. According to a sixth aspect of the present invention, in the power supply device for a sputtering apparatus, the reverse voltage generating means according to any one of the first to fourth aspects is configured such that the DC power supply is connected to a primary side and the secondary side is connected to the sputter source. The primary to secondary winding ratio of the auto transformer is 1: 1.1.
11: 1.3.

【0018】従って、直流電源の0.1〜0.3倍の逆
電圧パルスをトランスから出力させることができる。請
求項7に係わるスパッタリング装置用電源装置は、請求
項2乃至請求項6のうちいずれか一記載の逆方向アーク
放電防止回路により、上記真空槽内に2パルス以上の連
続アーク放電の発生を無くすとともに、上記逆電圧発生
手段であるトランスの電圧・時間積を4パルス分以上と
することによって、上記トランスを磁気飽和させないよ
うにしたことを特徴とする。
Therefore, a reverse voltage pulse of 0.1 to 0.3 times the DC power supply can be output from the transformer. A power supply device for a sputtering apparatus according to claim 7 eliminates the generation of continuous arc discharge of two or more pulses in the vacuum chamber by the reverse arc discharge prevention circuit according to any one of claims 2 to 6. In addition, the transformer is not magnetically saturated by setting the voltage-time product of the transformer as the reverse voltage generating means to four pulses or more.

【0019】従って、逆電圧パルスを発生させるトラン
スの電圧・時間積を4パルス分以上に設計することによ
り、逆電圧パルスを発生させるトランスの磁気飽和を無
くすことができるので、制御不能を防止することができ
る。
Therefore, by designing the voltage-time product of the transformer for generating the reverse voltage pulse to be four pulses or more, it is possible to eliminate the magnetic saturation of the transformer for generating the reverse voltage pulse, thereby preventing control failure. be able to.

【0020】[0020]

【発明の実施の形態】以下図面を参照して本発明の第1
の実施形態について説明する。図1はスパッタリング装
置用電源装置を示す回路図である。図において、11は
例えば、800Vのスパッタリング装置用直流電源であ
る。この直流電源11の負極は、逆電圧発生手段として
のパルストランス12の一次コイル121 及び二次コイ
ル122 の一方の入力端子に接続される。この一次コイ
ル121 と二次コイル122 との巻線比は1:1.1か
ら1:1.3に設定されている。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a first embodiment of the present invention;
An embodiment will be described. FIG. 1 is a circuit diagram showing a power supply device for a sputtering apparatus. In the figure, reference numeral 11 denotes, for example, an 800 V DC power supply for a sputtering apparatus. The negative electrode of the DC power source 11 is connected to one input terminal of the primary coil 12 1 and secondary coil 12 2 of the pulse transformer 12 as the reverse voltage generating means. Turns ratio of the primary coil 12 1 and secondary coil 12 2 1: 1.1 to 1: is set to 1.3.

【0021】この一次コイル121 の他端はスイッチ手
段としてのトランジスタQ1のエミッタに接続されてい
る。このトランジスタQ1のコレクタは直流電源11の
正極に接続されている。
The other end of the primary coil 12 1 is connected to the emitter of the transistor Q1 as a switching means. The collector of the transistor Q1 is connected to the positive terminal of the DC power supply 11.

【0022】さらに、一次コイル121 の両端間には、
抵抗r1とダイオ−ドD1が直列接続された回路が並列
に接続されている。抵抗r1はサ−ジ吸収用、ダイオ−
ドD1はフライホイ−ル用である。
Furthermore, between the primary coil 12 1 at both ends,
A circuit in which a resistor r1 and a diode D1 are connected in series is connected in parallel. The resistance r1 is for surge absorption,
D1 is for a flywheel.

【0023】さらに、一次コイル121 の一端とトラン
ジスタQ1のコレクタとの間(あるいは直流電源11の
両極間)には、大容量のコンデンサC1が並列に接続さ
れている。従って、このコンデンサC1の両端には直流
電源11に等しい電圧が充電されている。
Furthermore, between the collector of the primary coil 12 1 of the one end and the transistor Q1 (or between both electrodes of the DC power supply 11), the capacitor C1 of a large capacity is connected in parallel. Therefore, a voltage equal to the DC power supply 11 is charged at both ends of the capacitor C1.

【0024】また、二次コイル122 の他端は出力ケ−
ブル13内の一方のライン131 を介してスパッタ源1
4に接続されている。また、15はスパッタ源14が配
置されている真空槽である。そして、この真空槽15中
において、スパッタ源14のターゲットと対向する位置
に、基板16が設置されている。この真空槽15内には
例えばアルゴンガスのような不活性ガスが導入されてい
る。
[0024] In addition, the other end of the secondary coil 12 2 is output to case -
Source 1 via one line 131 in the cable 13
4 is connected. Reference numeral 15 denotes a vacuum chamber in which the sputtering source 14 is disposed. A substrate 16 is provided in the vacuum chamber 15 at a position facing the target of the sputtering source 14. An inert gas such as an argon gas is introduced into the vacuum chamber 15.

【0025】ところで、21は制御回路用直流電源であ
る。この制御回路用直流電源21の両極間には、抵抗r
2と逆方向に接続されたダイオ−ドD2が直列接続され
た回路が並列に接続されている。さらに、上記直流電源
11の負極と抵抗r2とダイオ−ドD2との接続点との
間には、抵抗r3が接続されている。
Reference numeral 21 denotes a DC power supply for a control circuit. A resistor r is connected between both poles of the control circuit DC power supply 21.
2, a circuit in which a diode D2 connected in the opposite direction is connected in series is connected in parallel. Further, a resistor r3 is connected between the negative electrode of the DC power supply 11 and a connection point between the resistor r2 and the diode D2.

【0026】また、抵抗r2とダイオ−ドD2との接続
点は抵抗r2aを介して制御用CPU22(中央処理装
置)の信号入力端子に接続されている。このCPU22
には、計時処理用のカウンタ22cが内蔵されている。
The connection point between the resistor r2 and the diode D2 is connected to the signal input terminal of the control CPU 22 (central processing unit) via the resistor r2a. This CPU 22
Has a built-in counter 22c for timing processing.

【0027】さらに、上記直流電源21の両極間には、
抵抗r4と逆方向に接続されたダイオ−ドD3が直列接
続された回路が並列に接続されている。また、パルスト
ランス12の二次コイルの他端と出力ケ−ブル13の一
方のライン131 の一端が接続されたライン上の一点A
は、抵抗r5を介して抵抗r4とダイオ−ドD3との接
続点に接続されている。
Further, between both poles of the DC power supply 21,
A circuit in which a diode D3 connected in the opposite direction to the resistor r4 is connected in series is connected in parallel. Further, the output and the other end of the secondary coil of the pulse transformer 12 Quai - a point on one of the lines 13 1 at one end is connected lines Bull 13 A
Is connected to the connection point between the resistor r4 and the diode D3 via the resistor r5.

【0028】さらに、この抵抗r4とダイオ−ドD3と
の接続点は抵抗r6を介してシュミットトリガ回路23
の入力に接続される。シュミットトリガ回路23は、点
Aの電圧が下がると、その出力が“0”レベルから
“1”レベルに変化する。これは真空槽15内でア−ク
放電が発生すると、A点の電圧が下がるためである。こ
のシュミットトリガ回路23によりア−ク放電検出手段
が構成される。
The connection point between the resistor r4 and the diode D3 is connected to the Schmitt trigger circuit 23 via the resistor r6.
Connected to the input of When the voltage at the point A drops, the output of the Schmitt trigger circuit 23 changes from the “0” level to the “1” level. This is because, when an arc discharge occurs in the vacuum chamber 15, the voltage at the point A drops. The Schmitt trigger circuit 23 constitutes an arc discharge detecting means.

【0029】このシュミットトリガ回路23の出力は、
CPU22の割込み端子INT に入力されると共に、アン
ド回路24の一方の入力端子に入力される。このアンド
回路24の他方の入力端子にはCPU22からゲ−ト制
御信号aが入力される。
The output of the Schmitt trigger circuit 23 is
The signal is input to the interrupt terminal INT of the CPU 22 and is also input to one input terminal of the AND circuit 24. A gate control signal a is input from the CPU 22 to the other input terminal of the AND circuit 24.

【0030】さらに、CPU22の制御信号bは、オア
回路25の一方の入力端子に入力されると共に、アンド
回路24の出力がオア回路25の他方の入力端子に入力
される。このゲ−ト制御信号aは通常状態では“1”レ
ベルが出力され、制御信号bは通常状態では“0”レベ
ルを出力する。
Further, the control signal b of the CPU 22 is input to one input terminal of the OR circuit 25, and the output of the AND circuit 24 is input to the other input terminal of the OR circuit 25. The gate control signal a outputs "1" level in the normal state, and the control signal b outputs "0" level in the normal state.

【0031】このオア回路25の出力信号cは逆電圧パ
ルスを出力するときには、“1”レベルを、逆電圧パル
スを出力しないときには、“0”レベルを出力する。オ
ア回路25の出力信号cは、スイッチング用FETQ2
のゲ−トに入力される。このFETQ2のソ−スは直流
電源21の負極に接続されている。
The output signal c of the OR circuit 25 outputs a "1" level when outputting a reverse voltage pulse, and outputs a "0" level when not outputting a reverse voltage pulse. The output signal c of the OR circuit 25 is the switching FET Q2
Is input to the gate. The source of the FET Q2 is connected to the negative electrode of the DC power supply 21.

【0032】さらに、FETQ2のソ−スはダイオ−ド
D4及び抵抗r7を介してパルストランス26の一次コ
イル261 の一方の端子に接続されている。この一次コ
イル261 の他端はFETQ2のドレインに接続されて
いる。
Furthermore, FET Q2 Seo - scan the diode - via the de D4 and resistor r7 is connected to one terminal of the primary coil 26 1 of the pulse transformer 26. The other end of the primary coil 26 1 is connected to the drain of the FET Q2.

【0033】また、直流電源21の正極は抵抗r8及び
コンデンサC2を介してFETQ2のソ−スに接続され
ている。この抵抗r8とコンデンサC2との接続点は一
次コイル261 の中間点に接続されている。
The positive terminal of the DC power supply 21 is connected to the source of the FET Q2 via a resistor r8 and a capacitor C2. Connection point between the resistor r8 and capacitor C2 is connected to an intermediate point of the primary coil 26 1.

【0034】また、トランス26の二次コイル262
両端間には、抵抗r9が直列にコンデンサC3が並列に
接続されている。そして、このコンデンサC3の一端は
上記トランジスタQ1のベ−スに接続され、他端はトラ
ンジスタQ1のエミッタに接続されている。
Further, between both ends of the secondary coil 26 2 of the transformer 26, resistors r9 capacitor C3 in series are connected in parallel. One end of the capacitor C3 is connected to the base of the transistor Q1, and the other end is connected to the emitter of the transistor Q1.

【0035】また、直流電源11の正極は接地されると
ともに、出力ケーブル13の他方のライン132 (接地
側)は真空槽15の槽体に接続されている。次に、上記
のように構成された第1の実施形態の動作について説明
する。まず、真空槽15を図示しない真空ポンプで真空
にする。そして、この真空槽15内にArガスパルスを
導入して、スパッタ源14に、直流電源11の負の電圧
を印加させてマグネトロン放電を発生させる。このマグ
ネトロン放電により、放電空間にアルゴンプラズマが形
成される。このプラズマ中のアルゴン正イオンが負の電
圧差で加速され、スパッタ源14のターゲットの表面に
衝突する。この衝突により、ターゲットのアルミニウム
原子は蒸発する。そして、スパッタ蒸発したアルミニウ
ム原子の一部が基板16上に沈着し、アルミニウムの薄
膜を形成するスパッタ蒸着が行われる。
The positive electrode of the DC power supply 11 is grounded, and the other line 13 2 (ground side) of the output cable 13 is connected to the tank of the vacuum chamber 15. Next, the operation of the first embodiment configured as described above will be described. First, the vacuum chamber 15 is evacuated by a vacuum pump (not shown). Then, an Ar gas pulse is introduced into the vacuum chamber 15, and a negative voltage of the DC power supply 11 is applied to the sputtering source 14 to generate a magnetron discharge. By this magnetron discharge, an argon plasma is formed in the discharge space. Argon positive ions in this plasma are accelerated by a negative voltage difference and collide with the surface of the target of the sputtering source 14. This collision causes the aluminum atoms in the target to evaporate. Then, a part of the sputter-evaporated aluminum atoms is deposited on the substrate 16, and sputter deposition for forming a thin film of aluminum is performed.

【0036】そして、真空槽15内で発生しているマグ
ネトロン放電がア−ク放電に移行しなければ、継続して
スパッタ蒸着が行われる。ところで、真空槽15で発生
しているマグネトロン放電がア−ク放電に移行すると、
図2(A)に示すようにA点の電圧が下がる。A点の電
圧は、抵抗r5,r4で分圧され抵抗r6を介してシュ
ミットトリガ回路23に入力されているため、シュミッ
トトリガ回路23は例えばA点の電圧が300Vを超え
ると“0”レベルを、150V以下の場合には“1”レ
ベルをCPU22の割込み端子INTに出力すると共に、
アンド回路24にも出力する。
If the magnetron discharge generated in the vacuum chamber 15 does not shift to the arc discharge, sputter deposition is performed continuously. By the way, when the magnetron discharge generated in the vacuum chamber 15 shifts to arc discharge,
As shown in FIG. 2A, the voltage at point A drops. Since the voltage at the point A is divided by the resistors r5 and r4 and input to the Schmitt trigger circuit 23 via the resistor r6, the Schmitt trigger circuit 23 changes to “0” level when the voltage at the point A exceeds 300V, for example. , 150 V or less, the "1" level is output to the interrupt terminal INT of the CPU 22 and
The signal is also output to the AND circuit 24.

【0037】アンド回路24の他方の入力端子に入力さ
れているゲ−ト制御信号aは通常状態では“1”レベル
が入力されているため、アンド回路24の出力は“1”
レベルに立ち上がる。この信号はオア回路25を介して
FETQ2のゲートに入力される。このため、FETQ
2がオンする。
Since the gate control signal a input to the other input terminal of the AND circuit 24 is "1" level in a normal state, the output of the AND circuit 24 is "1".
Stand up to the level. This signal is input to the gate of the FET Q2 via the OR circuit 25. Therefore, the FET Q
2 turns on.

【0038】そして、パルストランス26の一次コイル
261 にパルス電圧が印加され、その二次コイル262
から出力されるパルス電圧はトランジスタQ1のゲート
に印加される。
Then, a pulse voltage is applied to the primary coil 26 1 of the pulse transformer 26 and its secondary coil 26 2
Is applied to the gate of the transistor Q1.

【0039】トランス12の一次コイル121 には、コ
ンデンサC1に充電されている直流電源11と同じ電圧
が印加されており、仮りにトランス12の一次コイル1
1と二次コイル122 との巻線比を1:1.1にした
場合、トランス12の二次コイル122 には、1.1E
(Eは直流電源11の電圧)の電圧が発生する。
[0039] The primary coil 12 1 of the transformer 12 is the same voltage is applied between the DC power supply 11 which is charged in the capacitor C1, the primary coil 1 of the transformer 12 to provisionally
2 1 and the turns ratio of the secondary coil 12 2 1: If 1.1, the secondary coil 12 2 of the transformer 12, 1.1 E
(E is the voltage of the DC power supply 11).

【0040】従って、スパッタ源14には0.1Eの正
の電圧が印加されることになる。つまり、時刻t1から
逆電圧パルスp1が印加される。この逆電圧パルスp1
の印加により、スパッタ源14が正の電圧に保たれるた
め、ア−ク放電は消える。
Therefore, a positive voltage of 0.1 E is applied to the sputtering source 14. That is, the reverse voltage pulse p1 is applied from time t1. This reverse voltage pulse p1
Is applied, the sputter source 14 is maintained at a positive voltage, so that the arc discharge is extinguished.

【0041】CPU22は、直流電源11の電圧が例え
ば300Vを越えていることを抵抗r3,r2の分圧電
圧から判定し、300Vを越えていると判定すると、ゲ
−ト制御信号aを“1”レベルで出力する(図2
(E))。一方、300V以下であると判定した場合に
は、ゲート制御信号aを“0”レベルで出力する。
The CPU 22 determines that the voltage of the DC power supply 11 exceeds 300 V, for example, from the divided voltages of the resistors r3 and r2, and when it determines that the voltage exceeds 300 V, sets the gate control signal a to "1". Output at "" level (Fig. 2
(E)). On the other hand, when it is determined that the voltage is 300 V or less, the gate control signal a is output at the “0” level.

【0042】また、CPU22はA点の電圧をモニタす
ることにより、ア−ク放電の発生を検出している。この
A点の電圧は、例えば正常放電時は300V以上を示
し、ア−ク放電時には150V以下となる。
The CPU 22 detects the occurrence of arc discharge by monitoring the voltage at the point A. The voltage at point A indicates, for example, 300 V or more during normal discharge and 150 V or less during arc discharge.

【0043】シュミットトリガ回路23は、A点の電圧
を抵抗r4,r5で分圧した電圧と内部動作電圧とを比
較し、アーク放電が発生していれば、例えばA点の電圧
が150V以下となるため、“1”レベルを出力する。
また、300Vを超えると“0”レベルを出力する。従
って、ア−ク放電が発生する時刻toで、図2(B)に
示すようにシュミットトリガ回路23は“1”レベルを
CPU22のINTに出力する。
The Schmitt trigger circuit 23 compares the voltage obtained by dividing the voltage at the point A by the resistors r4 and r5 with the internal operating voltage. If an arc discharge has occurred, for example, the voltage at the point A is reduced to 150 V or less. Therefore, a “1” level is output.
When the voltage exceeds 300 V, a "0" level is output. Therefore, at time to when the arc discharge occurs, the Schmitt trigger circuit 23 outputs the "1" level to the INT of the CPU 22, as shown in FIG.

【0044】シュミットトリガ回路23の出力が“1”
レベルとなると、ゲ−ト制御信号aが“1”レベルであ
るので、アンド回路24の論理が成立する。このため、
制御信号bの出力レベルにかかわらず、オア回路25の
出力信号cは“1”レベルとなる(図2(D))。
The output of the Schmitt trigger circuit 23 is "1"
At this level, the logic of the AND circuit 24 is established because the gate control signal a is at the "1" level. For this reason,
Regardless of the output level of the control signal b, the output signal c of the OR circuit 25 becomes “1” level (FIG. 2D).

【0045】このオア回路25の出力信号cの“1”レ
ベルはFETQ2のゲ−トに入力されているため、FE
TQ2がオンする。このFETQ2がオンすると、パル
ストランス26が励磁される。この結果、パルストラン
ス26の二次コイル262 からパルス電圧がトランジス
タQ1のベ−スに出力され、トランジスタQ1がオンす
る。これにより、パルストランス12から逆電圧パルス
p1が出力される(逆電圧印加手段)。
Since the "1" level of the output signal c of the OR circuit 25 is input to the gate of the FET Q2,
TQ2 turns on. When the FET Q2 is turned on, the pulse transformer 26 is excited. As a result, the pulse voltage from the secondary coil 26 2 of the pulse transformer 26 is base of the transistor Q1 - are output to the scan, the transistor Q1 is turned on. As a result, the reverse voltage pulse p1 is output from the pulse transformer 12 (reverse voltage applying means).

【0046】ここで、パルストランス26も12も決め
られた電圧・時間積(ET積)しか信号を伝達できない
ので、電圧・時間積に達する前にFETQ2のゲート駆
動を止めてリセット動作に移行する必要がある。すなわ
ち、A点の電圧は、シュミットトリガ回路23の判定レ
ベル以下であるので、CPU22を用いてパルス動作に
してやる必要があるからである。
Here, since both the pulse transformers 26 and 12 can transmit only a predetermined voltage-time product (ET product), the gate drive of the FET Q2 is stopped before reaching the voltage-time product, and the operation shifts to the reset operation. There is a need. That is, since the voltage at the point A is equal to or less than the determination level of the Schmitt trigger circuit 23, it is necessary to perform the pulse operation using the CPU 22.

【0047】まず、CPU22はシュミットトリガ回路
23からの“1”信号の立ち上がりに同期して、カウン
タ22cをリセットすると同時に割り込み処理が行われ
る。この割り込み処理では、CPU22は信号bを
“1”にしてから、ゲ−ト制御信号aを“0”にする
(時刻t2)。このゲート制御信号aを“0”にしたこ
とにより、アンド回路24のゲートは閉じるので、A点
の電圧とFETQ2のゲート駆動は無関係となる。
First, the CPU 22 resets the counter 22c in synchronization with the rise of the "1" signal from the Schmitt trigger circuit 23, and at the same time, performs an interrupt process. In this interrupt processing, the CPU 22 sets the signal b to "1" and then sets the gate control signal a to "0" (time t2). Since the gate of the AND circuit 24 is closed by setting the gate control signal a to "0", the voltage at the point A and the gate drive of the FET Q2 become irrelevant.

【0048】そして、カウンタ22cが計時処理を開始
した時刻t0から設定時間T経過したら信号bを“0”
に立ち下げる(時刻t3)。このように信号bが“0”
に立ち下がると、オア回路25の2つの入力信号はいず
れも“0”となるため、FETQ2はオフする。
When the set time T has elapsed from the time t0 at which the counter 22c started the time counting process, the signal b is set to "0".
(Time t3). Thus, the signal b is "0"
Falls, the two input signals of the OR circuit 25 both become "0", so that the FET Q2 is turned off.

【0049】このようにFETQ2がオフすると、パル
ストランス26の一次コイル261を流れていた電流
は、フライホイ−ルダイオ−ドD4,抵抗r7,コイル
261を通ってコンデンサC2に逆流し、二次コイル2
2 には逆電圧が発生する。この結果、トランジスタQ
1のゲ−ト電圧は逆転し、トランジスタQ1はオフす
る。
[0049] With such FETQ2 is turned OFF, the current flowing through the primary coil 26 1 of the pulse transformer 26, flywheel - Rudaio - de D4, resistor r7, through the coil 26 1 flows back to the capacitor C2, secondary Coil 2
6 The second reverse voltage is generated. As a result, the transistor Q
The gate voltage of 1 is reversed and transistor Q1 is turned off.

【0050】トランジスタQ1がオフすると、パルスト
ランス12の一次コイル121 に流れていた電流はフラ
イホイ−ルダイオ−ドD1と抵抗r1と一次コイル12
1 を循環する。
[0050] When the transistor Q1 is turned off, current flowing through the primary coil 12 1 of the pulse transformer 12 is flywheel - Rudaio - de D1 and the resistor r1 and primary coil 12
Cycle 1

【0051】そして、パルストランス12の一次側の電
圧が逆転するため、二次側の電圧も逆転し、A点の電圧
はスパッタ電圧(300V以上)となる。この時、回路
のストレ−トキャパシティやインダクタンスにより図2
(A)に示すように2μs程度A点の電圧が振動する。
Then, since the voltage on the primary side of the pulse transformer 12 is reversed, the voltage on the secondary side is also reversed, and the voltage at the point A becomes the sputtering voltage (300 V or more). At this time, due to the straight capacity and inductance of the circuit, FIG.
As shown in (A), the voltage at point A oscillates for about 2 μs.

【0052】図2(F)に示すようにCPU22の信号
bを“0”レベルに立ち下げてから、ゲート制御信号a
を“1”レベルに立ち上げるまで時間をカウンタ22c
の設定により例えば5μsの設定時間にすることによ
り、誤動作を防止する。
As shown in FIG. 2F, after the signal b of the CPU 22 falls to the "0" level, the gate control signal a
Time to rise to the "1" level by the counter 22c
By setting the setting time to 5 μs, for example, the malfunction is prevented.

【0053】そして、カウンタ22cにより設定時間が
計時されると、ゲ−ト制御信号aを図2(E)に示すよ
うに“1”レベルに立ち上げるようにしている。このよ
うに、オア回路25の出力が立ち下がる時刻t3から5
μsの間はゲ−ト制御信号aを“0”レベルとするよう
にした(逆電圧印加制御手段)ので、オア回路25の出
力が立ち下がってから発生するA点の電圧の振動gによ
り閾値Vthを越える信号hが発生してもア−ク放電が発
生したと誤判定することはなくなる。
When the set time is counted by the counter 22c, the gate control signal a rises to "1" level as shown in FIG. 2 (E). Thus, from time t3 when the output of the OR circuit 25 falls, 5
Since the gate control signal a is set to the "0" level during the period of .mu.s (reverse voltage application control means), the threshold value is determined by the oscillation g of the voltage at the point A generated after the output of the OR circuit 25 falls. Even if the signal h exceeding Vth is generated, it is not erroneously determined that arc discharge has occurred.

【0054】つまり、この振動gによりシュミットトリ
ガ回路23の出力が“1”レベルに変化した場合でも、
ゲ−ト制御信号aを“0”レベルにしているため、FE
TQ2をオンさせることはない。
That is, even if the output of the Schmitt trigger circuit 23 changes to the "1" level due to the vibration g,
Since the gate control signal a is at the "0" level, the FE
TQ2 is not turned on.

【0055】この回路を動作させる場合の問題点は、ト
ランスを用いているため決められた電圧・時間積しかト
ランスとして動作させられない点である。その電圧・時
間積に達する前に逆電圧をトランスに印加し鉄心の磁化
状態をリセットしてやらなければ次のパルス電圧を印加
出来ない点である。
A problem in operating this circuit is that only a predetermined voltage-time product can be operated as a transformer because a transformer is used. The point is that the next pulse voltage cannot be applied unless a reverse voltage is applied to the transformer before the voltage-time product is reached to reset the magnetization state of the iron core.

【0056】そのリセットのための回路がパルストラン
ス12では、r1,D1の回路であり、パルストランス
26ではD4,r7の回路である。印加する逆電圧が高
いほどリセット時間は早くなるので、パルストランス2
6ではトランジスタQ1のゲ−ト耐電圧以下となる大き
な値に抵抗r7を選んでトランジスタQ2のオン時間よ
り短く設定することは可能であるが、トランス12では
取り扱っている電圧・電流が大きいので抵抗r1を大き
くするとトランジスタQ1の耐電圧を越えてしまう。ト
ランジスタの耐電圧だけであればトランジスタを複数個
直列接続して対策しているが、スパッタ源14にかかる
電圧も瞬時に大きくなるので、従来はア−ク放電遮断の
逆電圧を印加する制御回路でリセット時間を確保してい
た。このリセット時間が30μs以上の休止期間であっ
た。
The circuit for resetting is a circuit of r1 and D1 in the pulse transformer 12, and a circuit of D4 and r7 in the pulse transformer 26. The higher the reverse voltage applied, the shorter the reset time.
6, it is possible to select the resistor r7 to be a large value which is equal to or less than the gate withstand voltage of the transistor Q1 and set it shorter than the on-time of the transistor Q2. If r1 is increased, the withstand voltage of the transistor Q1 will be exceeded. If only the withstand voltage of the transistor is used, a countermeasure is taken by connecting a plurality of transistors in series. However, since the voltage applied to the sputter source 14 instantaneously increases, a control circuit for applying a reverse voltage for interrupting the arc discharge is conventionally used. Reset time was secured. This reset time was a rest period of 30 μs or more.

【0057】実際に従来の回路を使用してスパッタする
と、通常はア−ク放電を十分抑制しているが、時々抑制
しきれない場合があることが判明した。それは、 1.ア−ク放電が発生してから逆電圧パルスまでの時間
が長いとア−ク放電が成長してしまっていて逆電圧パル
スが終わってもすぐにア−ク放電になってしまうため、
連続ア−ク放電になる。
When sputtering was actually performed using a conventional circuit, it was found that the arc discharge was normally sufficiently suppressed, but sometimes it could not be suppressed. It is: If the time from the occurrence of the arc discharge to the reverse voltage pulse is long, the arc discharge grows, and the arc discharge occurs immediately after the reverse voltage pulse ends.
It becomes a continuous arc discharge.

【0058】2.そこで、逆電圧パルス終了後、次のパ
ルスを出すまでの休止時間を短くしていくと15μs位
から効果が表れてきて5μs以下にすると逆方向ア−ク
放電が発生しない限り逆電圧パルス終了後すぐにはア−
ク放電にならないことが判った。
2. Therefore, if the pause time until the next pulse is issued after the end of the reverse voltage pulse is shortened, the effect appears from about 15 μs. If the time is set to 5 μs or less, the reverse voltage pulse is applied as long as the reverse arc discharge does not occur. Immediately
It was found that discharge did not occur.

【0059】3.この場合、トランス26は抵抗r7を
最適化することにより磁気飽和させないで動作可能であ
るが、トランス12はそのままではだめであると考えら
れていたが、 4.リセット時間が取れないのは連続ア−ク放電の場合
だけであるので、逆方向ア−ク放電防止回路を入れて2
パルス以上の連続ア−ク放電の発生を無くすことと、ト
ランス12の電圧・時間積を4パルス分以上に設計する
ことによりトランス12を磁気飽和させないで使えるこ
とが判明した。
3. In this case, the transformer 26 can operate without magnetic saturation by optimizing the resistance r7, but the transformer 12 is considered to be useless as it is. The reset time cannot be obtained only in the case of continuous arc discharge.
It has been found that the transformer 12 can be used without magnetically saturating the transformer 12 by eliminating the occurrence of continuous arc discharge exceeding the number of pulses and by designing the voltage-time product of the transformer 12 to be four pulses or more.

【0060】電気回路的に考えると、従来の様にトラン
スの電圧・時間積をリセットするための休止時間を確保
するのが正論であるが、ア−ク放電防止回路の場合、休
止時間をどのタイミングでア−ク放電が発生するかで逆
電圧パルスの効果が変わってしまい、ア−ク放電を大き
くしてからでは逆電圧パルスが効かなくなるので、休止
時間を短くして行った方が連続ア−ク放電の発生が押さ
えられ、結果としてリセット時間が確保されたわけであ
る。
From an electrical circuit point of view, it is the correct theory to secure a pause time for resetting the voltage-time product of the transformer as in the prior art. The effect of the reverse voltage pulse changes depending on the occurrence of the arc discharge at the timing, and the reverse voltage pulse will not be effective after increasing the arc discharge. The occurrence of arc discharge is suppressed, and as a result, the reset time is secured.

【0061】また、連続ア−ク放電となる場合は2通り
あり、ア−ク放電が発達してしまって逆電圧パルスの効
果が無くなってしまった場合と、逆電圧パルスを印加し
た時逆方向電圧で発生するア−ク放電でこの逆方向のア
−ク放電が起こった場合逆電圧パルス終了後、ほとんど
の場合順方向のア−ク放電となってしまう。つまり、休
止期間を短くしていった場合の連続ア−ク放電の要因は
逆方向のア−ク放電であるので、逆方向のア−ク放電を
防止することにより連続ア−ク放電を防止することが可
能である。
There are two types of continuous arc discharge. One is when the arc discharge develops and the effect of the reverse voltage pulse is lost. The other is when the reverse voltage pulse is applied. If the reverse arc discharge occurs in the arc discharge generated by the voltage, the arc discharge in the forward direction will almost always occur after the end of the reverse voltage pulse. That is, since the cause of the continuous arc discharge when the pause period is shortened is the reverse arc discharge, the continuous arc discharge is prevented by preventing the reverse arc discharge. It is possible to

【0062】逆方向ア−ク放電を防止する方法は、 1.逆電圧を下げる。 a)トランスの巻き数比を変化させる b)スパッタ源に並列に電流を流す。抵抗値やツェナー
ダイオードで電圧を制限する 2.逆電圧印加時に流れる電流を制限する c)順方向の電流はダイオードで、逆方向アーク放電の
電流は抵抗値を適当に選ぶ。
The method for preventing the reverse arc discharge is as follows. Reduce reverse voltage. a) Change the turns ratio of the transformer. b) Supply current in parallel to the sputtering source. 1. Limit the voltage with a resistance value or zener diode. C) Limit the current flowing when a reverse voltage is applied. C) The forward current is a diode, and the resistance of the reverse arc discharge is appropriately selected.

【0063】具体的には、順方向はスパッタリング放電
の電流を流すように低いインピーダンスを接続し、この
インピーダンスより高く、かつ並列に逆方向アーク電流
を防止するインピーダンスを接続する。
Specifically, in the forward direction, a low impedance is connected so that the current of the sputtering discharge flows, and an impedance higher than this impedance and connected in parallel to prevent the reverse arc current is connected.

【0064】d)そして、インピーダンスとしてバイポ
ーラトランジスタ、IGBT、MOSFET等で電流制
限回路を入れる などが考えられる。今回は、逆方向ア−ク放電のインピ
−ダンスが1Ω程度、逆方向時のア−ク放電に成らない
インピ−ダンスが200Ωであったことから100Ωの
抵抗とした所効果が絶大であった。なお、この100Ω
の抵抗については後述する第2の実施の形態ででてくる
抵抗である。
D) It is conceivable to use a current limiting circuit with a bipolar transistor, IGBT, MOSFET or the like as the impedance. In this case, the impedance of the reverse arc discharge was about 1Ω, and the impedance which did not produce the arc discharge in the reverse direction was 200Ω. . In addition, this 100Ω
Are the resistors used in the second embodiment described later.

【0065】次に、本発明の第2の実施形態について図
3を参照して説明する。この第2の実施形態において、
第1の実施形態と同一部分には同一番号を付し、その詳
細な説明については省略する。この第2の実施形態にお
いては、図1の第1の実施形態のA点と出力ケ−ブル1
3の一方のライン131 の端部との間に、ライン131
側にアノ−ドを、直流電源11側にカソ−ドを接続した
ダイオ−ドD10を接続し、このダイオ−ドD10をバ
イパスするように抵抗r10を並列接続するようにした
のみで、他は図1の回路と同様である。また、抵抗r1
0は、前述したように例えば100[Ω]程度である。
Next, a second embodiment of the present invention will be described with reference to FIG. In this second embodiment,
The same portions as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted. In the second embodiment, the point A and the output cable 1 in the first embodiment of FIG.
3 between the end of one of the lines 13 1
Is connected to a diode D10 having a cathode connected to the DC power supply 11 side, and a resistor r10 is connected in parallel so as to bypass the diode D10. It is similar to the circuit of FIG. The resistance r1
0 is, for example, about 100 [Ω] as described above.

【0066】このようにダイオ−ドD10と抵抗r10
の並列回路を接続しておくことにより、真空槽15内で
マグネトロン放電が発生して、スパッタリングが行われ
ている場合には、マグネトロン放電による電流はダイオ
−ドD10の順方向(つまり、アノ−ドからカソ−ドに
向けて)に流れるので、抵抗r10の影響は起こらな
い。
As described above, the diode D10 and the resistor r10
When a magnetron discharge is generated in the vacuum chamber 15 and sputtering is performed, the current generated by the magnetron discharge flows in the forward direction of the diode D10 (that is, the anode). (From the cathode to the cathode), the effect of the resistor r10 does not occur.

【0067】しかし、第1の実施形態で説明したよう
に、スパッタ源14を正の電位とするように、逆電圧パ
ルスを印加すると、真空槽15からスパッタ源14に向
けて逆方向ア−ク放電が発生する場合を想定して、抵抗
r10を設けている。
However, as described in the first embodiment, when a reverse voltage pulse is applied so that the sputtering source 14 has a positive potential, a reverse arc is applied from the vacuum chamber 15 toward the sputtering source 14. The resistor r10 is provided on the assumption that a discharge occurs.

【0068】この抵抗r10により逆方向ア−ク放電の
発生を抑制している。直流電源11の電圧を例えば80
0Vとした場合に、逆電圧パルスが印加されるときのス
パッタ源14の電圧は0.1E(80V)となる。この
80Vで100Ωの抵抗とすると、0.8Aの電流しか
流れないので、逆電圧パルスを印加することによるア−
ク放電が発生することを抑制することができる。このこ
とは、アーク放電の一般的な負荷特性からも明らかであ
る。
The occurrence of reverse arc discharge is suppressed by the resistor r10. The voltage of the DC power supply 11 is set to, for example, 80
When the voltage is set to 0 V, the voltage of the sputtering source 14 when the reverse voltage pulse is applied is 0.1 E (80 V). If the resistance is 80 Ω and 100Ω, only a current of 0.8 A flows.
The occurrence of spark discharge can be suppressed. This is clear from the general load characteristics of arc discharge.

【0069】次に、本発明の第3の実施形態について、
図4を参照して説明する。この第3の実施の形態では、
図3の回路のダイオ−ドD10のアノ−ドとトランジス
タQ1のコレクタとの間に、抵抗r11とダイオ−ドD
11を直列接続した回路を接続したのみで、他は図3の
回路と同様である。
Next, a third embodiment of the present invention will be described.
This will be described with reference to FIG. In the third embodiment,
In the circuit of FIG. 3, a resistor r11 and a diode D10 are connected between the anode of the diode D10 and the collector of the transistor Q1.
The circuit is the same as the circuit in FIG. 3 except that only a circuit in which 11 are connected in series is connected.

【0070】上記のように、抵抗r11とダイオ−ドD
11を設けることにより、逆電圧パルスを印加したとき
にスパッタ源14にかかる逆電圧を下げることができる
ため、逆方向ア−ク放電が発生することを抑制すること
ができる。
As described above, the resistance r11 and the diode D
By providing 11, the reverse voltage applied to the sputter source 14 when a reverse voltage pulse is applied can be reduced, so that the occurrence of reverse arc discharge can be suppressed.

【0071】なお、上記第1乃至第3の実施形態の説明
では、逆電圧パルスが立ち下がってから5μsでゲ−ト
制御信号aを“1”レベルとしたが、1〜10μs以内
であっても良い。また、この時間は、最適には2〜5μ
s以内である。
In the description of the first to third embodiments, the gate control signal a is set to the "1" level 5 μs after the fall of the reverse voltage pulse, but within 1 to 10 μs. Is also good. Also, this time is optimally 2-5 μm.
s.

【0072】なお、上記実施の形態で用いられている回
路を用いて化成スパッタすると、ア−ク放電がほぼ一定
周期で発生し、それを完全に遮断するのでア−ク放電対
策上は問題はないが、ターゲットの消耗やプロセス条件
によりア−ク放電発生周期が変化するので、スパッタ電
力が変化してしまいプロセスの再現性の面では不都合で
ある。
When chemical conversion sputtering is performed using the circuit used in the above embodiment, arc discharge occurs at a substantially constant period and is completely cut off. However, since the arc discharge generation cycle changes depending on the consumption of the target and the process conditions, the sputtering power changes, which is inconvenient in terms of process reproducibility.

【0073】この場合、ア−ク放電の発生周期より短い
周期でア−ク放電の検出に関わらず逆電圧パルスを印加
すると、スパッタ時間に対する遮断時間が一定の割合と
なり、プロセスが安定する。上記した実施形態において
は、逆電圧発生手段としてパルストランス12を用いる
ようしたが、オートトランスを用いるようにしても良
い。
In this case, if a reverse voltage pulse is applied in a cycle shorter than the arc discharge generation cycle irrespective of the detection of the arc discharge, the cutoff time with respect to the sputtering time becomes a constant ratio, and the process is stabilized. In the above-described embodiment, the pulse transformer 12 is used as the reverse voltage generating means. However, an automatic transformer may be used.

【0074】[0074]

【発明の効果】請求項1記載の発明によれば、逆電圧パ
ルスを印加する間隔をア−ク放電検出時は、1〜10μ
s以下の時間間隔で行うようにしたので、連続ア−ク放
電の発生確率を極めて低下させることができる。
According to the first aspect of the present invention, the interval between the application of the reverse voltage pulse is 1 to 10 μm when the arc discharge is detected.
Since it is performed at time intervals of s or less, the probability of occurrence of continuous arc discharge can be extremely reduced.

【0075】請求項2及び3記載の発明によれば、逆電
圧パルスを印加したときに、逆方向ア−ク放電が発生し
た際にア−ク放電電流を抑制するように順方向インピー
ダンスより大きくかつ並列に逆方向インピーダンスを設
けたので、逆方向のア−ク放電が発生するのを抑制する
ことができるため、連続ア−ク放電の発生確率を極めて
低下させることができる。
According to the second and third aspects of the present invention, when a reverse voltage pulse is applied, when the reverse arc discharge occurs, the reverse impedance is set to be larger than the forward impedance so as to suppress the arc discharge current. In addition, since the reverse impedance is provided in parallel, the occurrence of the arc discharge in the reverse direction can be suppressed, so that the probability of occurrence of the continuous arc discharge can be extremely reduced.

【0076】請求項4記載の発明によれば、逆電圧パル
スを印加したときに、真空槽(スパッタ源)側を流れる
電流とダイオ−ドD11側を流れる電流を抵抗値r11
により調整できるので基板ア−ク放電による基板ダメ−
ジを防止することができる。
According to the fourth aspect of the present invention, when a reverse voltage pulse is applied, the current flowing through the vacuum chamber (sputter source) and the current flowing through the diode D11 are changed to a resistance value r11.
Substrate damage due to substrate arc discharge.
Can be prevented.

【0077】請求項5及び6記載の発明によれば、トラ
ンスの巻線比を1:1.1〜1:1.3とするようにし
たので、直流電源の0.1〜0.3倍の逆電圧パルスを
トランスから出力させることができる。
According to the fifth and sixth aspects of the present invention, since the winding ratio of the transformer is set to 1: 1.1 to 1: 1.3, it is 0.1 to 0.3 times the DC power supply. Can be output from the transformer.

【0078】請求項7記載の発明によれば、逆電圧パル
スを発生させるトランスの電圧・時間積を4パルス分以
上に設計することにより、逆電圧パルスを発生させるト
ランスの磁気飽和を無くすことができるので、制御不能
を防止することができる。
According to the seventh aspect of the present invention, the magnetic saturation of the transformer for generating the reverse voltage pulse can be eliminated by designing the voltage-time product of the transformer for generating the reverse voltage pulse to be four pulses or more. Since it is possible, control failure can be prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施形態に係わるスパッタリン
グ装置用電源装置を示す回路図。
FIG. 1 is a circuit diagram showing a power supply device for a sputtering apparatus according to a first embodiment of the present invention.

【図2】本願発明の動作を説明するためのタイミング
図。
FIG. 2 is a timing chart for explaining the operation of the present invention.

【図3】本発明の第2の実施形態に係わるスパッタリン
グ装置用電源装置を示す回路図。
FIG. 3 is a circuit diagram showing a power supply device for a sputtering apparatus according to a second embodiment of the present invention.

【図4】本発明の第3の実施形態に係わるスパッタリン
グ装置用電源装置を示す回路図。
FIG. 4 is a circuit diagram showing a power supply device for a sputtering apparatus according to a third embodiment of the present invention.

【符号の説明】[Explanation of symbols]

11…直流電源、 12…パルストランス、 13…出力ケ−ブル、 14…スパッタ源、 15…真空槽、 16…基板、 21…制御回路用直流電源、 22…制御用CPU、 23…シュミットトリガ回路、 24…アンド回路、 25…オア回路、 26…トランス。 11: DC power supply, 12: Pulse transformer, 13: Output cable, 14: Sputter source, 15: Vacuum chamber, 16: Substrate, 21: DC power supply for control circuit, 22: CPU for control, 23: Schmitt trigger circuit , 24 ... AND circuit, 25 ... OR circuit, 26 ... Transformer.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 21/285 H01L 21/285 S (72)発明者 藤井 崇 神奈川県座間市相模が丘6丁目25番22号 株式会社芝浦製作所相模工場内 (56)参考文献 特開 平9−279337(JP,A) 特開 平9−71863(JP,A) 特開 平7−233472(JP,A) 特開 平8−41636(JP,A) 特開 平5−311418(JP,A) 特開 平9−137271(JP,A) 特開 平2−194831(JP,A) (58)調査した分野(Int.Cl.6,DB名) C23C 14/34 C23C 14/38 C23C 14/54 H01L 21/203 H01L 21/285──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification symbol FI H01L 21/285 H01L 21/285 S (72) Inventor Takashi Fujii 6-25-22 Sagamigaoka, Zama City, Kanagawa Prefecture Sagami Co., Ltd. Inside the factory (56) References JP-A-9-279337 (JP, A) JP-A-9-71863 (JP, A) JP-A-7-233472 (JP, A) JP-A-8-41636 (JP, A) JP-A-5-31418 (JP, A) JP-A-9-137271 (JP, A) JP-A-2-1944831 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) C23C 14/34 C23C 14/38 C23C 14/54 H01L 21/203 H01L 21/285

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 接地した真空槽内に不活性ガスを導入
し、この真空槽内に配置したスパッタ源に負の電圧を印
加して、スパッタリングを行うスパッタリング装置にお
いて、 上記スパッタ源に直流電圧を印加するための直流電源
と、 上記スパッタリング中に発生するア−ク放電の発生を停
止させるために、上記スパッタ源に逆電圧を印加するた
めの逆電圧発生手段と、 上記逆電圧発生手段で発生された逆電圧を上記スパッタ
源に印加するスイッチ手段と、 上記真空槽内のア−ク放電の発生を検出するア−ク放電
検出手段と、 このア−ク放電検出手段によりア−ク放電の発生が検出
された場合には、上記スイッチ手段を設定時間オンさせ
て、上記逆電圧発生手段から発生された逆電圧を上記ス
パッタ源に印加するための逆電圧印加手段と、 上記ア−ク放電検出手段により上記ア−ク放電の発生が
検出された場合には、上記逆電圧発生手段で発生された
逆電圧を上記スパッタ源に設定時間印加し、その印加が
終了した後、上記ア−ク放電検出手段によりア−ク放電
の発生が再度検出された場合には、1〜10μS以内に
上記逆電圧発生手段で発生された逆電圧を上記スパッタ
源に印加する逆電圧印加制御手段とを具備したことを特
徴とするスパッタリング装置用電源装置。
In a sputtering apparatus for introducing an inert gas into a grounded vacuum chamber and applying a negative voltage to a sputter source disposed in the vacuum chamber to perform sputtering, a DC voltage is applied to the sputter source. A direct current power supply for applying the voltage; a reverse voltage generating means for applying a reverse voltage to the sputter source in order to stop the generation of an arc discharge generated during the sputtering; and a reverse voltage generating means for generating the reverse voltage. Switch means for applying the reverse voltage to the sputter source; arc discharge detection means for detecting the occurrence of arc discharge in the vacuum chamber; and arc discharge detection means for detecting the arc discharge. When the occurrence is detected, the switch means is turned on for a set time, and a reverse voltage applying means for applying a reverse voltage generated from the reverse voltage generating means to the sputtering source, When the occurrence of the arc discharge is detected by the arc discharge detection means, the reverse voltage generated by the reverse voltage generation means is applied to the sputtering source for a set time, and after the application is completed, When the occurrence of an arc discharge is detected again by the arc discharge detecting means, a reverse voltage application control for applying the reverse voltage generated by the reverse voltage generating means to the sputtering source within 1 to 10 μS. And a power supply device for a sputtering apparatus.
【請求項2】 上記逆電圧発生手段と上記スパッタ源と
の間に、スパッタリング放電の電流を流す方向に接続さ
れた順方向インピーダンスと、 この順方向インピーダンスより大きく、かつ並列に接続
された逆方向のアーク放電の発生を防止する逆方向イン
ピーダンスからなる逆方向アーク放電防止回路を設けた
ことを特徴とする請求項1記載のスパッタリング装置用
電源装置。
2. A forward impedance connected between the reverse voltage generating means and the sputtering source in a direction in which a current of a sputtering discharge flows, and a reverse impedance larger than the forward impedance and connected in parallel. 2. A power supply device for a sputtering apparatus according to claim 1, further comprising a reverse arc discharge prevention circuit comprising a reverse impedance for preventing occurrence of arc discharge.
【請求項3】 上記逆方向アーク放電防止回路におい
て、順方向インピーダンスがダイオードで、逆方向イン
ピーダンスが抵抗からなることを特徴とする請求項2記
載のスパッタリング装置用電源装置。
3. The power supply device for a sputtering device according to claim 2, wherein in the reverse arc discharge prevention circuit, the forward impedance is a diode and the reverse impedance is a resistance.
【請求項4】 上記逆方向アーク放電防止回路のスパッ
タ源側と上記直流電源の正極側との間に、ダイオ−ドの
アノード側から上記直流電源の正極側に向けて電流を流
すように接続された第2のダイオ−ドと、この第2のダ
イオ−ドに抵抗を直列に接続したことを特徴とする請求
項2記載のスパッタリング装置用電源装置。
4. A connection between the sputter source side of the reverse arc discharge prevention circuit and the positive electrode side of the DC power supply so that current flows from the anode side of the diode toward the positive electrode side of the DC power supply. 3. A power supply device for a sputtering apparatus according to claim 2, wherein a second diode is provided, and a resistor is connected in series with said second diode.
【請求項5】 上記逆電圧発生手段は、一次側に上記直
流電源が接続され、二次側が上記スパッタ源に接続され
るパルストランスであり、このパルストランスの一次側
と二次側の巻線比は、1:1.1〜1:1.3であるこ
とを特徴とする請求項1乃至請求項4のうちいずれか一
記載のスパッタリング装置用電源装置。
5. The reverse voltage generating means is a pulse transformer having the primary side connected to the DC power supply and the secondary side connected to the sputter source. The primary and secondary windings of the pulse transformer are connected. The power supply for a sputtering apparatus according to any one of claims 1 to 4, wherein the ratio is 1: 1.1 to 1: 1.3.
【請求項6】 上記逆電圧発生手段は、一次側に上記直
流電源が接続され、二次側が上記スパッタ源に接続され
るオートトランスであり、このオートトランスの一次側
と二次側の巻線比は、1:1.1〜1:1.3であるこ
とを特徴とする請求項1乃至請求項4のうちいずれか一
記載のスパッタリング装置用電源装置。
6. The reverse voltage generating means is an autotransformer having the primary side connected to the DC power supply and the secondary side connected to the sputter source, and the primary and secondary windings of the autotransformer. The power supply for a sputtering apparatus according to any one of claims 1 to 4, wherein the ratio is 1: 1.1 to 1: 1.3.
【請求項7】 上記逆方向アーク放電防止回路により、
上記真空槽内に2パルス以上の連続アーク放電の発生を
無くすとともに、上記逆電圧発生手段であるトランスの
電圧・時間積を4パルス分以上とすることによって、上
記トランスを磁気飽和させないようにしたことを特徴と
する請求項2乃至請求項6のうちいずれか一記載のスパ
ッタリング装置用電源装置。
7. The reverse arc discharge prevention circuit according to claim 7,
The occurrence of continuous arc discharge of two or more pulses in the vacuum chamber is eliminated, and the voltage / time product of the transformer as the reverse voltage generating means is set to four pulses or more, so that the transformer is not magnetically saturated. The power supply device for a sputtering apparatus according to any one of claims 2 to 6, wherein:
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