JP2751707B2 - Semiconductor module and power conversion device using the same - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は複数個のスイッチング素
子チップを並列接続状態で使用する電力用の半導体モジ
ュール装置及びそれを使用した電力変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power semiconductor module device using a plurality of switching element chips in parallel connection and a power conversion device using the same.
【０００２】[0002]
【従来の技術】電力用の半導体モジュール装置は、種々
の電流容量の用途に適用できるように標準サイズのスイ
ッチング素子チップを準備しておき、該スイッチング素
子チップを用途の電流容量に見合う個数だけ並列接続し
て使用する方式が採用されている。スイッチング素子チ
ップの並列接続数が増加すると、各スイッチング素子チ
ップから外部回路と接続するための引出端子までの配線
のインダクタンスの差が大きくなり、この結果インダク
タンスの小さいスイッチング素子チップへ電流集中が生
じ、スイッチング素子チップが過電流破壊に至るおそれ
がある。このような問題を解決するために、従来から種
々の提案がされている。その一つは、特開昭61−139051
号公報に記載されているように、共通のコレクタ電極上
に並列接続される複数個のバイポーラトランジスタチッ
プが載置され、バイポーラトランジスタチップとボンデ
イングワイヤで接続されるエミッタ電極の引出端子をバ
イポーラトランジスタチップ相互間の中央部もしくはそ
れぞれから略等距離となるように配置することである。
他の一つは、特開昭61−218151号公報に記載されている
ように、ゲートターンオフサイリスタチップとダイオー
ドチップとを並列接続したものを複数個並列接続する場
合に、外部端子取付領域に対して各ゲートターンオフサ
イリスタチップを対称配置することである。2. Description of the Related Art In a semiconductor module device for electric power, switching element chips of a standard size are prepared so as to be applicable to various current capacity applications, and the switching element chips are connected in parallel in a number corresponding to the current capacity of the application. A method of connecting and using is adopted. When the number of switching element chips connected in parallel increases, the difference in inductance of wiring from each switching element chip to a lead terminal for connecting to an external circuit increases, and as a result, current concentration occurs in the switching element chip having a small inductance, The switching element chip may be damaged by overcurrent. In order to solve such a problem, various proposals have conventionally been made. One of them is disclosed in JP-A-61-139051.
As described in the publication, a plurality of bipolar transistor chips connected in parallel on a common collector electrode are mounted, and the extraction terminal of the emitter electrode connected to the bipolar transistor chip and the bonding wire is connected to the bipolar transistor chip. This means that they are arranged so as to be substantially equidistant from a central portion between them or from each other.
Another is that, as described in JP-A-61-218151, when a plurality of gate turn-off thyristor chips and diode chips are connected in parallel, the external terminal mounting area is That is, each gate turn-off thyristor chip is symmetrically arranged.
【０００３】[0003]
【発明が解決しようとする課題】前述の従来技術は、バ
イポーラトランジスタチップ及びゲートターンオフサイ
リスタチップ等のスイッチング素子チップを念頭に電流
分担の不均一を解決する手段を提案している。スイッチ
ング素子チップに並列接続されるダイオードチップを具
備する半導体モジュールにおいては、インダクタンス成
分を均一にしてスイッチング素子チップの電流分担を均
一するだけでは不十分であることが発明者等の検討で明
らかとなった。スイッチング素子とダイオードを比較す
ると、スイッチング素子はオン電圧がダイオードより高
く、チップ面積に占める通電面積がダイオードより小さ
いことから、スイッチング素子のチップ面積当りの電流
密度はダイオードのそれより低くしなければならない。
換言すれば、チップサイズを同一としたときダイオード
の電流容量はスイッチング素子のそれの２〜３倍とな
る。このため、チップサイズを同一としたとき１個のダ
イオードチップと２〜３個のスイッチング素子チップと
を並列接続する構成になる。スイッチング素子とダイオ
ードとを並列接続する場合、スイッチング素子がターン
オフする時に配線インダクタンスと電流の変化率の積に
比例した高電圧が発生し、この電圧によってスイッチン
グ素子及びダイオードが破壊するおそれがある。もし、
１個のダイオードと２〜３個のスイッチング素子とを並
列接続する場合には、ダイオードの電流変化率がスイッ
チング素子の２〜３倍となり、発生する高電圧もスイッ
チング素子のそれの２〜３倍となる。その結果、スイッ
チング素子及びダイオードが破壊するおそれが著しく増
大する。このように、従来技術に従って配線インダクタ
ンス成分を均一にしてスイッチング素子チップの電流分
担を均一するだけでは実用に耐える半導体モジュールを
得ることはできないのである。The above-mentioned prior arts have proposed means for solving the non-uniform current sharing, taking into account switching element chips such as bipolar transistor chips and gate turn-off thyristor chips. In a semiconductor module having a diode chip connected in parallel to a switching element chip, it has been clarified by studies by the inventors that it is not sufficient to make the inductance component uniform and make the current sharing of the switching element chip uniform. Was. When comparing the switching element with the diode, the switching element has a higher on-voltage than the diode and has a smaller conduction area in the chip area than the diode. Therefore, the current density per chip area of the switching element must be lower than that of the diode. .
In other words, when the chip size is the same, the current capacity of the diode is two to three times that of the switching element. Therefore, when the chip size is the same, one diode chip and two or three switching element chips are connected in parallel. When the switching element and the diode are connected in parallel, when the switching element is turned off, a high voltage proportional to the product of the wiring inductance and the rate of change of the current is generated, and the switching element and the diode may be broken by this voltage. if,
When one diode and two or three switching elements are connected in parallel, the current change rate of the diode is two to three times that of the switching element, and the generated high voltage is two to three times that of the switching element. Becomes As a result, the possibility that the switching element and the diode are broken is significantly increased. As described above, it is not possible to obtain a semiconductor module that can withstand practical use only by making the wiring inductance component uniform according to the prior art and making the current sharing of the switching element chip uniform.
【０００４】本発明の目的は、上述の問題点を解決した
改良された半導体モジュール及びそれを使用した電力変
換装置を提供することにある。It is an object of the present invention to provide an improved semiconductor module which solves the above-mentioned problems and a power conversion device using the same.
【０００５】本発明の目的を具体的に言えば、複数個の
スイッチング素子と少なくとも１個のダイオードを並列
接続する場合に好適な半導体モジュールの構成及びそれ
を使用した電力変換装置を提供することにある。More specifically, an object of the present invention is to provide a configuration of a semiconductor module suitable for connecting a plurality of switching elements and at least one diode in parallel and a power converter using the same. is there.
【０００６】本発明の他の目的は、ダイオードの電流振
動を低減するのに好適な半導体モジュール及びそれを使
用した電力変換装置を提供することにある。Another object of the present invention is to provide a semiconductor module suitable for reducing current oscillation of a diode and a power converter using the same.
【０００７】本発明の更に他の目的は、以下の実施例の
説明から明らかとなろう。Further objects of the present invention will become apparent from the following description of embodiments.
【０００８】[0008]
【課題を解決するための手段】上述の目的を達成する本
発明半導体モジュールの特徴は、複数個のスイッチング
素子チップと少なくとも１個のダイオードチップとの一
方側が各チップに接続導体で接続される電極板を用いて
並列接続され、該電極板に設ける引出端子をダイオード
チップから引出端子までの配線インダクタンスがスイッ
チング素子チップから引出端子までのそれより小さくな
る位置に設けた点にある。SUMMARY OF THE INVENTION A semiconductor module according to the present invention which achieves the above object is characterized in that one of a plurality of switching element chips and at least one diode chip is connected to each chip by a connection conductor. A plate is connected in parallel, and a lead terminal provided on the electrode plate is provided at a position where the wiring inductance from the diode chip to the lead terminal is smaller than that from the switching element chip to the lead terminal.
【０００９】本発明半導体モジュールの特徴を具体的に
言えば、第１の電極板と、一対の主表面を有し、一方の
主表面に一方の主電極が他方の主表面に他方の主電極及
び制御電極がそれぞれ設けられ、第１の電極板上に一方
の主表面を第１の電極板側にして載置された複数個のス
イッチング素子チップと、一対の主表面を有し、一方の
主表面に一方の主電極が他方の主表面に他方の主電極が
それぞれ設けられ、第１の電極板上に載置された少なく
とも１個のダイオードチップと、第１の電極板上に載置
され、スイッチング素子チップ及びダイオードチップに
沿って延びる第２の電極板と、スイッチング素子チップ
及びダイオードチップの他方の主電極と第２の電極板と
を接続する第１の接続導体と、スイッチング素子チップ
の制御電極と第３の電極板とを接続する第２の接続導体
と、第１の電極板に設けられた第１の引出端子と、第２
の電極板のダイオードチップに近接した個所に設けられ
た第２の引出端子と、を具備する点にある。さらに、第
２の引出端子は、第２の電極板において、第２の電極板
と複数の第１の接続導体との接続点の内、ダイオードチ
ップの他方の主電極が接続される接続点に最も近接して
設けられる。ここで複数個のスイッチング素子チップ及
び少なくとも１個のダイオードチップは、一方向に一列
又は二列に並べて配置するのが配線インダクタンスを小
さくする上で好ましい。スイッチング素子としては、絶
縁ゲートバイポーラトランジスタ，バイポーラトランジ
スタ，ＭＯＳトランジスタ，ゲートターンオフサイリス
タ，静電誘導トランジスタ又は静電誘導サイリスタが使
用できる。また、緩衝板はチップ面積が小さいとき或い
は第１の電極板が半導体に近い熱膨張率を有するときに
は、チップと第１の電極板との間に生じる熱膨張率の差
に基づく応力が小さくなり使用しなくともよい。更に、
本発明半導体モジュールは各引出端子の電極板側，スイ
ッチング素子チップ，ダイオードチップ，第２の電極
板，第３の電極板及び各接続導体を樹脂で被覆するのが
好ましい。[0009] The features of the present invention a semiconductor module Specifically, a first electrode plate, has a main surface of a pair, the other main to one main electrode and the other main surface on one main surface provided and control electrodes, respectively, has a plurality of switching elements chips placed on one main surface to the first electrode plate on to the first electrode plate side, the main surface of a pair, one main electrode on one main surface are provided respectively other main surface to the other main electrode, and the placed less <br/> least one diode chip to the first electrode plate, the first Placed on the electrode plate
A second electrode plate extending along the switching element chip and the diode chip; a first connection conductor connecting the other main electrode of the switching element chip and the diode chip to the second electrode plate; a second connecting conductor connecting the control electrode of the switching element chip and the third electrode plate, the first and lead terminal provided on the first electrode plate, a second
There a second lead terminal provided on the diode location close to the tip of the electrode plate, a point having a. In addition,
2 is a second electrode plate which is connected to the second electrode plate.
Of the connection points between the first connection conductor and the plurality of first connection conductors.
Closest to the connection point to which the other main electrode of the
Provided. Here, it is preferable to arrange a plurality of switching element chips and at least one diode chip in one or two rows in one direction in order to reduce wiring inductance. As the switching element, an insulated gate bipolar transistor, a bipolar transistor, a MOS transistor, a gate turn-off thyristor, an electrostatic induction transistor, or an electrostatic induction thyristor can be used. When the buffer plate has a small chip area or when the first electrode plate has a coefficient of thermal expansion close to that of a semiconductor, the stress based on the difference in the coefficient of thermal expansion between the chip and the first electrode plate becomes small. It is not necessary to use it. Furthermore,
In the semiconductor module of the present invention, it is preferable to cover the electrode plate side of each lead terminal, the switching element chip, the diode chip, the second electrode plate, the third electrode plate, and each connection conductor with a resin.
【００１０】次に本発明電力変換装置の特徴は、一対の
直流端子と、交流出力の相数と同数の交流端子と、一対
の直流端子間に接続され、それぞれスイッチング素子と
逆極性のダイオードの並列回路を２個直列接続した構成
からなり、並列回路の相互接続点が異なる交流端子に接
続された交流出力の相数と同数のインバータ単位とを具
備し、各スイッチング素子と逆極性のダイオードの並列
回路が、第１の電極板と、一対の主表面を有し、一方の
主表面に一方の主電極が他方の主表面に他方の主電極及
び制御電極がそれぞれ設けられ、第１の電極板上に一方
の主表面を第１の電極板側にして載置された複数個のス
イッチング素子チップと、一対の主表面を有し、一方の
主表面に一方の主電極が他方の主表面に他方の主電極が
それぞれ設けられ、第１の電極板上に載置された少なく
とも１個のダイオードチップと、第１の電極板上に載置
され、スイッチング素子チップ及びダイオードチップに
沿って延びる第２の電極板と、スイッチング素子チップ
及びダイオードチップの他方の主電極と第２の電極板と
を接続する複数の第１の接続導体と、スイッチング素子
チップの制御電極と第３の電極板とを接続する第２の接
続導体と、第１の電極板に設けられた第１の引出端子
と、第２の電極板のダイオードチップに近接した個所に
設けられた第２の引出端子と、を具備する半導体モジュ
ールで構成されている点にある。さらに、第２の引出端
子は、第２の電極板において、第２の電極板と複数の第
１の接続導体との接続点の内、ダイオードチップの他方
の主電極が接続される接続点に最も近接して設けられ
る。一対の直流端子間にそれぞれスイッチング素子と逆
極性のダイオードの並列回路を４個直列接続し、２番目
の並列回路と３番目の並列回路との接続点を交流端子に
接続し、各直流端子の電位の中間の電位点と１番目の並
列回路と２番目の並列回路との接続点及び３番目の並列
回路と４番目の並列回路との接続点との間にそれぞれ並
列回路のダイオードと同極性にダイオードを接続しても
よい。Next, the power converter of the present invention is characterized in that a pair of DC terminals, an AC terminal having the same number of AC output phases, and a diode having a polarity opposite to that of the switching element are connected between the pair of DC terminals. It consists of a configuration in which two parallel circuits are connected in series, and the interconnection points of the parallel circuits have the same number of inverter units as the number of AC output phases connected to different AC terminals. parallel circuit, a first electrode plate, has a main surface of a pair, one of the one main electrode and the other main surface on the main surface is provided and the other main electrode and the control electrode respectively, a first a plurality of switching elements chips placed on one main surface on the electrode plate in the first electrode plate side, has a main surface of a pair, one main electrode is the other of the one main surface The other main electrode is provided on the main surface, respectively. And placed on a small <br/> least one diode chip to the first electrode plate, placed on the first electrode plate on
A second electrode plate extending along the switching element chip and the diode chip, and a plurality of first connections connecting the other main electrode of the switching element chip and the diode chip to the second electrode plate. conductor and a second connecting conductor connecting the control electrode and the third electrode plate switching device chip, a first and a lead terminal provided on the first electrode plate, a second electrode plate diode in that it is a semiconductor module comprising a second lead terminal provided in a location close to the tip, the. Further, a second drawing end
The second electrode plate and the plurality of second electrode plates are connected to the second electrode plate.
One of the connection points with one connection conductor, the other of the diode chip
Is provided closest to the connection point to which the main electrode is connected.
You. Four parallel circuits of switching elements and diodes of opposite polarity are connected in series between a pair of DC terminals, and a connection point between the second parallel circuit and the third parallel circuit is connected to an AC terminal. The same polarity as the diode of the parallel circuit between the connection point between the intermediate potential and the connection point between the first parallel circuit and the second parallel circuit and between the connection point between the third parallel circuit and the fourth parallel circuit. May be connected to a diode.
【００１１】[0011]
【作用】複数個のスイッチング素子チップと少なくとも
１個のダイオードチップとの一方側が各チップに接続導
体で接続される電極板を用いて並列接続され、該電極板
に設ける引出端子をダイオードチップから引出端子まで
の配線インダクタンスがスイッチング素子チップから引
出端子までのそれより小さくなる位置に設ける構成とす
ることにより、スイッチング素子がターンオフする時に
発生する配線インダクタンスとダイオードの電流減少率
との積で決まる電圧を最も小さくすることができる。こ
のため、スイッチング素子及びダイオードが過電圧で破
壊することがなくなり、信頼性の高い半導体モジュール
を実現できる。また、ダイオードチップと引出端子との
間の配線インダクタンスが複数個のスイッチング素子チ
ップの配線インダクタンスに直列に接続されるため、各
スイッチング素子チップのインダクタンスの差が軽減さ
れ、チップ間の電流不均一性を低減できる。更に、ダイ
オード部の配線インダクタンスが小さくなることは、ス
イッチング時の電流変動ｄＩ／ｄｔが大きくても電流の
オーバーシュートを小さくして電流振動による制御電極
への雑音電流を低減することからスイッチング素子の誤
動作が防止できる。また、消費電力の低減が図れる。One side of a plurality of switching element chips and at least one diode chip are connected in parallel using an electrode plate connected to each chip by a connection conductor, and a lead terminal provided on the electrode plate is drawn from the diode chip. By providing a structure in which the wiring inductance to the terminal is smaller than that from the switching element chip to the extraction terminal, the voltage determined by the product of the wiring inductance generated when the switching element is turned off and the current reduction rate of the diode is reduced. Can be the smallest. For this reason, the switching element and the diode are not broken by an overvoltage, and a highly reliable semiconductor module can be realized. In addition, since the wiring inductance between the diode chip and the lead terminal is connected in series to the wiring inductance of the plurality of switching element chips, the difference in inductance of each switching element chip is reduced, and the current non-uniformity between the chips is reduced. Can be reduced. Further, a decrease in the wiring inductance of the diode portion means that even if the current fluctuation dI / dt during switching is large, the overshoot of the current is reduced and the noise current to the control electrode due to the current oscillation is reduced. Malfunction can be prevented. Further, power consumption can be reduced.
【００１２】一方、本発明半導体モジュールを使用した
電力変換装置においても、上述の理由から信頼性の高い
装置を実現できる。On the other hand, also in a power converter using the semiconductor module of the present invention, a highly reliable device can be realized for the above-mentioned reason.
【００１３】[0013]
【実施例】本発明の実施例を以下図面を用いて説明す
る。Embodiments of the present invention will be described below with reference to the drawings.
【００１４】図１，図２及び図３は本発明発明を適用し
た半導体モジュールの一実施例を示す平面図及び断面図
である。図において、１は例えば銅からなる矩形状の第
１の電極板、２は第１の電極板１の周辺上に例えばアル
ミナのような絶縁板３１を介して載置されたコ字形の第
２の電極板、４は第１の電極板１の中央上に例えばアル
ミナのような絶縁板３２を介して載置され、長手方向が
第２の電極板２の略平行をなす２辺と略平行なストライ
プ形状の第３の電極板、５は第１の電極板１上に第２の
電極板２及び第３の電極板４から離れ且つ第３の電極板
４を包囲するように載置された例えばモリブデンのよう
な半導体と熱膨張係数の近い金属材料からなる緩衝板、
６は緩衝板５上の第２の電極板２の略平行をなす２辺と
第３の電極板４との間にそれぞれ３個ずつ並設された矩
形状のＩＧＢＴチップ、７は緩衝板５上の第２の電極板
２の略平行をなす２辺と他の１辺とで形成される２個の
角部にそれぞれ隣接するように配置された２個の矩形状
のダイオードチップである。ＩＧＢＴチップ６は一対の
主表面を持ち、一方の主表面にコレクタ電極６１が他方
の主表面にエミッタ電極６２及びゲート電極６３がそれ
ぞれ設けられ、コレクタ電極６１が緩衝板５側となるよ
うに載置されている。ダイオードチップ７は一対の主表
面を持ち、一方の主表面にアノード電極７１が他方の主
表面にカソード電極７２がそれぞれ設けられ、カソード
電極７２が緩衝板５側となるように載置されている。８
１，８２及び８３はＩＧＢＴチップ６のエミッタ電極６
２と第２の電極板２との間、ＩＧＢＴチップ６のゲート
電極６３と第３の電極板４との間及びダイオードチップ
７のアノード電極７１と第２の電極板２との間をそれぞ
れ接続する例えばアルミニウムからなるボンディングワ
イヤ、９は半田等の接着層、１１は第１の電極板１の第
２の電極板２の開放端側から引出された第１の引出端
子、２１は第２の電極板２の２辺に挟まれた他の１辺の
ダイオードチップ７に電気的に近い個所から引出された
第２の引出端子、４１は第３の電極板４から引出された
第３の引出端子である。これら引出端子は電極板と一体
に形成してもよいし、別に準備して各電極板に直接又は
間接に接着してもよい。FIGS. 1, 2 and 3 are a plan view and a sectional view, respectively, showing an embodiment of a semiconductor module to which the present invention is applied. In the figure, 1 is a rectangular first electrode plate made of, for example, copper, and 2 is a U-shaped second electrode placed on the periphery of the first electrode plate 1 via an insulating plate 31 made of, for example, alumina. The electrode plate 4 is placed on the center of the first electrode plate 1 via an insulating plate 32 such as alumina, for example, and its longitudinal direction is substantially parallel to two sides of the second electrode plate 2 which are substantially parallel to each other. The third electrode plate 5 having a striped shape is placed on the first electrode plate 1 so as to be separated from the second electrode plate 2 and the third electrode plate 4 and to surround the third electrode plate 4. A buffer plate made of a metal material having a similar thermal expansion coefficient to a semiconductor such as molybdenum,
Reference numeral 6 denotes three rectangular IGBT chips arranged side by side between two sides of the second electrode plate 2 substantially parallel to the buffer plate 5 and the third electrode plate 4, and 7 denotes a buffer plate 5 Two rectangular diode chips are disposed so as to be adjacent to two corners formed by two substantially parallel sides and another one side of the upper second electrode plate 2, respectively. The IGBT chip 6 has a pair of main surfaces, a collector electrode 61 is provided on one main surface, an emitter electrode 62 and a gate electrode 63 are provided on the other main surface, and the collector electrode 61 is mounted on the buffer plate 5 side. Is placed. The diode chip 7 has a pair of main surfaces. An anode electrode 71 is provided on one main surface, and a cathode electrode 72 is provided on the other main surface. The diode chip 7 is mounted so that the cathode electrode 72 is on the buffer plate 5 side. . 8
1, 82 and 83 are emitter electrodes 6 of the IGBT chip 6.
Between the second electrode plate 2 and the second electrode plate 2, between the gate electrode 63 of the IGBT chip 6 and the third electrode plate 4, and between the anode electrode 71 of the diode chip 7 and the second electrode plate 2, respectively. A bonding wire 9 made of, for example, aluminum, 9 is an adhesive layer of solder or the like, 11 is a first lead-out terminal drawn from the open end side of the second electrode plate 2 of the first electrode plate 1, and 21 is a second lead-out terminal. A second lead-out terminal 41 drawn out from a portion electrically close to the diode chip 7 on the other side sandwiched between the two sides of the electrode plate 2, and a third lead-out terminal 41 drawn out from the third electrode plate 4 Terminal. These lead terminals may be formed integrally with the electrode plate, or may be separately prepared and directly or indirectly bonded to each electrode plate.
【００１５】かかる構成の半導体モジュールを等価回路
で示すと図４（ａ）のようになる。即ち、図４（ａ）は
第１の引出端子１１と第２の引出端子２１との間に３個
のＩＧＢＴチップ６と１個のダイオードチップ７との並
列接続回路を２個並列接続した構成になっている。ここ
で、Ｌ１，Ｌ２，Ｌ３，Ｌ４は図４（ｂ）に示す第２の
電極板２の配線インダクタンスで、Ｌ１は第２の引出端
子２１からダイオード７のボンディングワイヤ８３と第
２の電極板２との接続点までの配線インダクタンス、Ｌ
２はダイオードチップ７のボンディングワイヤ８３と第
２の電極板２との接続点とダイオード７に隣接するＩＧ
ＢＴチップ６のボンディングワイヤ８１と第２の電極板
２との接続点の間の配線インダクタンス、Ｌ３及びＬ４
も同様にＩＧＢＴチップ６のボンディングワイヤ８１と
第２の電極板２との接続点相互間の配線インダクタンス
である。第２の引出端子２１がダイオードチップ７のボ
ンディングワイヤ８３と第２の電極板２との接続点に接
近して設けられているため、配線インダクタンスＬ１が
小さくなる。このため、ダイオードがオフするとき配線
インダクタンスＬ１によって生じる電流振動が極めて小
さくなり、IGBTが誤点弧しにくくなり、また、オフ時の
スイッチング損失も減少する。これに加えて、ＩＧＢＴ
に対しては直列の配線インダクタンス（Ｌ１＋Ｌ２）が
すべてのチップについて同様に接続されていることか
ら、第２の引出端子２１から各IGBTチップ６までの配線
インダクタンスＬ１＋Ｌ２，Ｌ１＋Ｌ２＋Ｌ３，Ｌ１＋
Ｌ２＋Ｌ３＋Ｌ４との差が軽減され、各ＩＧＢＴチップ
６相互間の電流不均一性が低減される。更に、第１の電
極板１のサイズが大きいため各チップ間で第１の電極板
１の配線インダクタンスの差がほとんどなくなり、この
ためＩＧＢＴチップ間で電流密度の不均一性が低減され
るため破壊耐量が高くなる。これを具体的数値例により
説明する。配線インダクタンスＬ１＋Ｌ２が５０ｎＨ，
Ｌ３が１５ｎＨ、Ｌ３＋Ｌ４が３０ｎＨとする。全ＩＧ
ＢＴチップに対して直列に存在する配線インダクタンス
Ｌ１＋Ｌ２が０の場合にはＩＧＢＴチップ間で電流密度
の不均一性は４５％となるが、本発明によればＩＧＢＴ
チップ間で電流密度の不均一性は２０％程度以下とな
り、Ｌ１＋Ｌ２が０の場合に比較して大幅に低減する。
また、ダイオードチップが第２の引出端子２１から離れ
て配置され配線インダクタンスＬ１が例えば１００ｎＨ
程度になると、リカバリー時の振動電圧値は約８％とな
り、電圧値としては１００Ｖ以上に達することがあるた
め、ゲート電極に数１０Ｖ程度の雑音を生じ誤動作を引
き起こす。これに対し、本発明の構成で配線インダクタ
ンスＬ１が１０ｎＨ程度になった場合、リカバリー時の
振動電圧値は約１％以下と大きく低減する。FIG. 4A shows an equivalent circuit of a semiconductor module having such a configuration. That is, FIG. 4A shows a configuration in which two parallel connection circuits of three IGBT chips 6 and one diode chip 7 are connected in parallel between the first extraction terminal 11 and the second extraction terminal 21. It has become. Here, L1, L2, L3, and L4 are wiring inductances of the second electrode plate 2 shown in FIG. 4B, and L1 is the bonding wire 83 of the diode 7 from the second lead-out terminal 21 and the second electrode plate. 2, the wiring inductance up to the connection point with L
2 denotes an IG adjacent to the connection point between the bonding wire 83 of the diode chip 7 and the second electrode plate 2 and the diode 7.
Wiring inductance L3 and L4 between the connection point between the bonding wire 81 of the BT chip 6 and the second electrode plate 2
Similarly, it is the wiring inductance between the connection points between the bonding wire 81 of the IGBT chip 6 and the second electrode plate 2. Since the second lead terminal 21 is provided close to the connection point between the bonding wire 83 of the diode chip 7 and the second electrode plate 2, the wiring inductance L1 is reduced. Therefore, when the diode is turned off, the current oscillation caused by the wiring inductance L1 becomes extremely small, so that the IGBT is hardly erroneously fired, and the switching loss at the time of off is also reduced. In addition to this, IGBT
, The series wiring inductance (L1 + L2) is connected in the same manner for all the chips, so that the wiring inductances L1 + L2, L1 + L2 + L3, L1 + from the second lead terminal 21 to each IGBT chip 6 are connected.
The difference from L2 + L3 + L4 is reduced, and the current non-uniformity between the IGBT chips 6 is reduced. Furthermore, since the size of the first electrode plate 1 is large, there is almost no difference in wiring inductance of the first electrode plate 1 between the chips, and the non-uniformity of the current density between the IGBT chips is reduced. The withstand capacity increases. This will be described using specific numerical examples. The wiring inductance L1 + L2 is 50 nH,
L3 is 15 nH and L3 + L4 is 30 nH. All IG
When the wiring inductance L1 + L2 existing in series with the BT chip is 0, the non-uniformity of the current density between the IGBT chips is 45%.
The non-uniformity of the current density between the chips is about 20% or less, which is significantly reduced as compared with the case where L1 + L2 is zero.
Further, the diode chip is disposed apart from the second lead terminal 21 and the wiring inductance L1 is, for example, 100 nH.
When this occurs, the oscillating voltage value during recovery becomes about 8%, and the voltage value may reach 100 V or more, so that noise of about several tens of volts is generated in the gate electrode, causing a malfunction. On the other hand, when the wiring inductance L1 becomes about 10 nH in the configuration of the present invention, the oscillation voltage value at the time of recovery is greatly reduced to about 1% or less.
【００１６】各ＩＧＢＴチップ間の配線インダクタンス
の差をさらに低減するためには、Ｌ３及びＬ４を低減す
るのが効果的である。例えば、図４（ｂ）のレイアウト
において、第２の引出端子２１から最も離れたＩＧＢＴ
チップのボンディングワイヤと第２の電極板２との接続
点を可能な限り第２の引出端子２１に接近させることに
よりＬ４を低減することができる。更に、第２の引出端
子２１に最も近いＩＧＢＴチップのボンディングワイヤ
と第２の電極板２との接続点を、第２の引出端子２１か
ら最も離れたＩＧＢＴチップのボンディングワイヤと第
２の電極板２との接続点に可能な限り接近させる構造と
することにより、Ｌ３は大幅に低減し、Ｌ２は増加す
る。これによって、各ＩＧＢＴチップ間の配線インダク
タンスの差をさらに低減され、ＩＧＢＴチップ間で電流
密度の不均一性が更に低減される。また、ダイオードの
配線インダクタンスの差をさらに低減するためには、Ｌ
１を低減する必要がある。このためには、例えば、図４
（ｂ）のレイアウトにおいて、ダイオードチップのボン
ディングワイヤと第２の電極板２との接続点を可能な限
り第２の引出端子２１に接近させる構造とするこが効果
的である。In order to further reduce the difference in wiring inductance between each IGBT chip, it is effective to reduce L3 and L4. For example, in the layout of FIG.
L4 can be reduced by making the connection point between the bonding wire of the chip and the second electrode plate 2 as close to the second lead terminal 21 as possible. Further, the connection point between the bonding wire of the IGBT chip closest to the second extraction terminal 21 and the second electrode plate 2 is changed to the bonding wire of the IGBT chip farthest from the second extraction terminal 21 and the second electrode plate. By making the structure as close to the connection point as possible, L3 is greatly reduced and L2 is increased. Thereby, the difference in the wiring inductance between the IGBT chips is further reduced, and the non-uniformity of the current density between the IGBT chips is further reduced. Further, in order to further reduce the difference in the wiring inductance of the diode, L
1 needs to be reduced. For this purpose, for example, FIG.
In the layout (b), it is effective to adopt a structure in which the connection point between the bonding wire of the diode chip and the second electrode plate 2 is as close as possible to the second lead terminal 21.
【００１７】また、サイズの小さい６個のＩＧＢＴチッ
プ６及び２個のダイオードチップ７が第１の電極板１上
に分散して配置されているため、発熱部がモジュール内
に分散し温度の均一性が確保される。このため、第１の
電極板１の局所的温度上昇がなくなり、熱応力に起因す
る接着層やボンディングワイヤの寿命低下が避けられ
る。Further, since six small IGBT chips 6 and two diode chips 7 are dispersedly arranged on the first electrode plate 1, the heat generating parts are dispersed in the module and the temperature is uniform. Nature is secured. For this reason, the local temperature rise of the first electrode plate 1 is eliminated, and a reduction in the life of the bonding layer or the bonding wire due to thermal stress can be avoided.
【００１８】また、ＩＧＢＴチップ６及びダイオードチ
ップ７を第２の金属板２と第３の電極板４の間に配置す
ることにより、第２の引出端子２１あるいは第３の引出
端子４１からボンディングワイヤの接合部までの電極板
の長さが短くなるため、IGBTのゲート電極６３に連なる
配線インダクタンス及びエミッタ電極６２に連なる配線
インダクタンスを小さくできる。これによってＩＧＢＴ
の跳上り電圧を低減でき、耐圧及びオン電圧の低減を図
ることができる。Further, by disposing the IGBT chip 6 and the diode chip 7 between the second metal plate 2 and the third electrode plate 4, the bonding wire from the second lead terminal 21 or the third lead terminal 41 is formed. Since the length of the electrode plate up to the junction is reduced, the wiring inductance connected to the gate electrode 63 and the wiring inductance connected to the emitter electrode 62 of the IGBT can be reduced. With this, IGBT
Voltage can be reduced, and the withstand voltage and the ON voltage can be reduced.
【００１９】更に、第１の引出端子１１と第２の引出端
子２１が第１の金属板１長手方向の対辺に配置されてい
るため、両端子間のモジュール外部表面での沿面距離を
長くするのが容易となり、モジュールの高耐圧化が容易
に実現できる。Further, since the first lead terminal 11 and the second lead terminal 21 are arranged on opposite sides of the first metal plate 1 in the longitudinal direction, the creepage distance between the two terminals on the outer surface of the module is increased. This makes it easy to achieve a high withstand voltage of the module.
【００２０】更にまた、チップ及び電極，端子などをエ
ミッタ電極に連なる第２の引出端子２１とコレクタ電極
に連なる第１の引出端子１１を結ぶ軸についてほぼ対称
に配置すると、各端子から各ＩＧＢＴチップまでの配線
長がほぼ一定となるため、エミッタ電極に連なる配線イ
ンダクタンス，コレクタ電極に連なる配線インダクタン
ス、及びゲート電極に連なる配線インダクタンスのいず
れも各チップについて略同一となり、チップ間で電流不
均一性をなくすことができる。このため、高耐圧化を容
易に実現し、熱分布を均一化することが可能になる。Furthermore, when the chips, electrodes, terminals and the like are arranged substantially symmetrically with respect to the axis connecting the second extraction terminal 21 connected to the emitter electrode and the first extraction terminal 11 connected to the collector electrode, each IGBT chip Since the wiring length up to is almost constant, the wiring inductance connected to the emitter electrode, the wiring inductance connected to the collector electrode, and the wiring inductance connected to the gate electrode are almost the same for each chip. Can be eliminated. For this reason, it is possible to easily realize a high breakdown voltage and to make the heat distribution uniform.
【００２１】上記の他に、(1）ゲート電極と第３の電極
板４とを接続するボンディングワイヤが２本以上あるこ
とから、１本断線しても残りのワイヤによって接続され
ていてゲート電位がフローティング状態にならないた
め、絶縁耐圧が確保され寿命が向上すること、(2）チッ
プサイズが小さいためチップの製造歩留まりが高くでき
ること、(3）多数のボンディングワイヤを接続する必要
のあるエミッタ電極の面積が広く、第２の電極板２と第
３の電極板４とがチップ列を挟んで両側に配置されてい
るためワイヤボンディング作業が行いやすいこと、(4）
各チップ６，７は絶縁板を介すことなく緩衝板を介して
第１の電極板１上に接着されているため、接着層の熱疲
労を少なくできること、等の利点がある。In addition to the above, (1) Since there are two or more bonding wires for connecting the gate electrode and the third electrode plate 4, even if one of them is disconnected, the connection is made by the remaining wires and the gate potential Does not become a floating state, thereby ensuring a high withstand voltage and prolonging its life. (2) The small chip size allows a high chip production yield. (3) An emitter electrode that needs to connect a large number of bonding wires (4) Since the area is large and the second electrode plate 2 and the third electrode plate 4 are arranged on both sides of the chip row, the wire bonding operation can be easily performed.
Since the chips 6 and 7 are bonded to the first electrode plate 1 via the buffer plate without the intermediary of the insulating plate, there are advantages in that the thermal fatigue of the bonding layer can be reduced.
【００２２】図１，図２及び図３で示した実施例におい
ては６個のＩＧＢＴチップ及び２個のダイオードの場合
について示したが、本発明はさらに多数個のチップ並列
接続でも同様に適用できかつ同様の効果が期待できるこ
とはいうまでもない。Although the embodiments shown in FIGS. 1, 2 and 3 show the case of six IGBT chips and two diodes, the present invention can be similarly applied to a larger number of chip parallel connections. Needless to say, the same effect can be expected.
【００２３】図５は図１，図２及び図３に示した半導体
モジュールの使用状態を示している。図において、１０
０はその上に絶縁板１０１を介して第１の電極板を載置
する支持基板、１０２は接着層、１０３は支持基板１０
０と共に半導体モジュールを収容する容器を形成する絶
縁キャップ部分、１０４は容器内に充填した絶縁樹脂で
ある。容器からは各引出端子の端部が露出している。本
発明の半導体モジュールは通常このような状態で使用さ
れる。FIG. 5 shows a use state of the semiconductor module shown in FIGS. 1, 2 and 3. In the figure, 10
Reference numeral 0 denotes a supporting substrate on which the first electrode plate is placed via an insulating plate 101, 102 denotes an adhesive layer, and 103 denotes a supporting substrate.
An insulating cap portion 104 that forms a container for accommodating the semiconductor module together with 0 is an insulating resin filled in the container. The end of each drawer terminal is exposed from the container. The semiconductor module of the present invention is usually used in such a state.
【００２４】図６は本発明半導体モジュールの他の実施
例を示したものである。この実施例の構成上の特徴は、
２個のストライプ状をなす第２の電極板２を第１の電極
板の長手方向と平行をなす対辺に沿って配置し、それぞ
れの第２の電極板２に沿って４個のＩＧＢＴチップ６と
中央に位置する１個のダイオードチップ７とからなるチ
ップ列を２列並設し、チップ列間にストライプ状をなす
第３の電極板４が設けられ、２個の第２の電極板２のダ
イオードチップ７に近接した個所にそれぞれ第２の引出
端子が設けられた点にある。このような構成の半導体モ
ジュールの等価回路は図７に示す構成となり、図４に比
較して配線インダクタンスＬ４に相当するのがなくなっ
ているため、第２の引出端子２１から各ＩＧＢＴチップ
６までの配線インダクタンスＬ１１＋Ｌ１２，Ｌ１１＋
Ｌ１２＋Ｌ１３との差が更に軽減され、各ＩＧＢＴチッ
プ６相互間の電流不均一性が一層低減される。Ｌ１１は
第２の引出端子２１の配線インダクタンス、Ｌ１２はダ
イオードチップ７チップのアノード電極と第２の電極板
２とを接続するボンディングワイヤと第２の電極板２と
の接続点とダイオードチップ７に隣接するＩＧＢＴチッ
プのエミッタ電極と第２の電極板２とを接続するボンデ
ィングワイヤと第２の電極板２との接続点との間の配線
インダクタンス、Ｌ１３はダイオードチップ７に隣接す
るＩＧＢＴチップのエミッタ電極と第２の電極板２とを
接続するボンディングワイヤと第２の電極板２との接続
点とダイオードチップ７から最も遠いＩＧＢＴチップの
エミッタ電極と第２の電極板２とを接続するボンディン
グワイヤと第２の電極板２との接続点との間の配線イン
ダクタンスである。FIG. 6 shows another embodiment of the semiconductor module of the present invention. The structural features of this embodiment are as follows.
The two stripe-shaped second electrode plates 2 are arranged along opposite sides parallel to the longitudinal direction of the first electrode plate, and four IGBT chips 6 are arranged along each second electrode plate 2. And one diode chip 7 located at the center, two chip rows are arranged side by side, and a third electrode plate 4 having a stripe shape is provided between the chip rows, and two second electrode plates 2 are formed. The second draw-out terminal is provided at a position close to the diode chip 7 of FIG. The equivalent circuit of the semiconductor module having such a configuration has the configuration shown in FIG. 7 and no longer corresponds to the wiring inductance L4 as compared with FIG. 4, so that the circuit from the second lead-out terminal 21 to each IGBT chip 6 is not provided. Wiring inductance L11 + L12, L11 +
The difference from L12 + L13 is further reduced, and the current non-uniformity between the IGBT chips 6 is further reduced. L11 is the wiring inductance of the second lead-out terminal 21, L12 is the connection point between the bonding electrode connecting the anode electrode of the diode chip 7 and the second electrode plate 2, the second electrode plate 2 and the diode chip 7. L13 is a wiring inductance between a bonding wire connecting the emitter electrode of the adjacent IGBT chip and the second electrode plate 2 and a connection point of the second electrode plate 2, and L13 is an emitter of the IGBT chip adjacent to the diode chip 7. Bonding wire for connecting the electrode to the second electrode plate 2 and the connection point between the second electrode plate 2 and the bonding wire for connecting the emitter electrode of the IGBT chip farthest from the diode chip 7 to the second electrode plate 2 And a connection inductance between the second electrode plate 2 and the connection point.
【００２５】図８は本発明半導体モジュールの更に他の
実施例を示したものである。この実施例の構成上の特徴
は、３個のＩＧＢＴチップ６と１個のダイオードチップ
７を２行２列即ち田の字型に配置し、第２の電極板２が
ダイオードチップ７からIGBTチップ６側に延びチップ群
の少なくとも３方を包囲するように配置され、第３の電
極板４がチップ間にあって各チップに隣接するように配
置された点にある。このような構成においても、第２の
引出端子２１からダイオードチップのワイヤボンディン
グが第２の電極板２に接続している個所までの配線イン
ダクタンスが極小になっており、かつこの配線インダク
タンスが全てのＩＧＢＴチップに対して直列に付加され
ているため、ＩＧＢＴチップ間の電流不均一性が低減さ
れ、雑音を生じにくく、スイッチング損失も低減され
る。また、本実施例においては第１の電極板がほぼ正方
形になっているため他の実施例の長方形の場合に比べて
接着層厚の均一化を実現しやすいという効果がある。FIG. 8 shows still another embodiment of the semiconductor module of the present invention. The configuration of this embodiment is characterized in that three IGBT chips 6 and one diode chip 7 are arranged in two rows and two columns, that is, in the shape of a cross, and the second electrode plate 2 is separated from the diode chip 7 by an IGBT chip. The third electrode plate 4 is arranged so as to extend to the side 6 and surround at least three sides of the chip group, and is arranged between the chips and adjacent to each chip. Even in such a configuration, the wiring inductance from the second lead terminal 21 to the point where the wire bonding of the diode chip is connected to the second electrode plate 2 is extremely small, and this wiring inductance is reduced to the minimum. Since it is added in series with the IGBT chip, current non-uniformity between the IGBT chips is reduced, noise is less likely to occur, and switching loss is also reduced. Further, in this embodiment, since the first electrode plate is substantially square, there is an effect that the thickness of the adhesive layer can be easily made uniform as compared with the rectangular shape of the other embodiments.
【００２６】図９は本発明半導体モジュールの他の実施
例を示したものである。この構成の特徴は、第２の電極
板２及び第３の電極板４を中央に配置し、３個のＩＧＢ
Ｔチップ６と１個のダイオードチップ７からなるチップ
列を両側に配置した点にある。そのほかの構成は図１，
図２及び図３の実施例と大きく異ならないため、IGBTチ
ップ間の電流不均一性が低減され、雑音を生じにくく、
スイッチング損失も低減される。FIG. 9 shows another embodiment of the semiconductor module of the present invention. The feature of this configuration is that the second electrode plate 2 and the third electrode plate 4 are arranged at the center and three IGBs
The point is that a chip row including a T chip 6 and one diode chip 7 is arranged on both sides. Other configurations are shown in FIG.
2 and 3, the current non-uniformity between IGBT chips is reduced, noise is less likely to occur,
Switching losses are also reduced.
【００２７】以上の説明において、スイッチング素子と
してＩＧＢＴを使用しているが、他のスイッチング素子
例えばバイポーラトランジスタ，ＭＯＳトランジスタ，
ゲートターンオフサイリスタ，静電誘導トランジスタ，
静電誘導サイリスタでも同様の効果が期待できる。In the above description, an IGBT is used as a switching element, but other switching elements such as a bipolar transistor, a MOS transistor,
Gate turn-off thyristor, static induction transistor,
Similar effects can be expected with an electrostatic induction thyristor.
【００２８】図１０は本発明半導体モジュールを用いて
３レベルインバータ装置を構成した場合を示す。図にお
いて、Ｅは直流電源、Ｔ１及びＴ２は直流電源Ｅの高電
位側及び低電位側に接続された第１及び第２の直流端
子、Ｃ１及びＣ２は直列接続して第１及び第２の直流端
子間に接続され、接続点から第１及び第２の直流端子の
電位の中間の電位を持つ第３の直流端子Ｔ３を設けるた
めのコンデンサ、Ｔ４，Ｔ５及びＴ６は一端がモータに
接続された交流端子である。第１及び第２の直流端子間
には、スイッチング素子Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１
４の直列回路、スイッチング素子Ｓ２１，Ｓ２２，Ｓ２
３，Ｓ２４の直列回路及びスイッチング素子Ｓ３１，Ｓ
３２，Ｓ３３，Ｓ３４の直列回路が並列接続され、各ス
イッチング素子にはスイッチング素子と導通方向が逆方
向となるようにダイオードＤ１１，Ｄ１２，Ｄ１３，Ｄ
１４，Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４，Ｄ３１，Ｄ３
２，Ｄ３３，Ｄ３４が接続されている。スイッチング素
子の各直列回路の中点はそれぞれ交流端子Ｔ４，Ｔ５及
びＴ６の他端に接続されている。更に、スイッチング素
子Ｓ１１及びＳ１２の接続点とスイッチング素子Ｓ１３
及びＳ１４の接続点の間、スイッチング素子Ｓ２１及び
Ｓ２２の接続点とスイッチング素子Ｓ２３及びＳ２４の
接続点の間及びスイッチング素子Ｓ３１及びＳ３２の接
続点とスイッチング素子Ｓ３３及びＳ３４の接続点の間
にスイッチング素子と導通方向が逆方向となるように直
列接続した２個のクランプダイオードＤC１１及びＤC１
２，ＤC２１及びＤC２２、ＤC３１及びＤC３２が接続さ
れ、各クランプダイオードの接続点はそれぞれ第３の直
流端子Ｔ３に接続されている。この実施例においては、
点線で示すように、スイッチング素子Ｓ１１とそれに逆
並列に接続されたダイオードＤ１１，スイッチング素子
Ｓ１２とそれに逆並列に接続されたダイオードＤ１２，
スイッチング素子Ｓ１３とそれに逆並列に接続されたダ
イオードＤ１３，スイッチング素子Ｓ１４とそれに逆並
列に接続されたダイオードＤ１４，スイッチング素子Ｓ
２１とそれに逆並列に接続されたダイオードＤ２１，ス
イッチング素子Ｓ２２とそれに逆並列に接続されたダイ
オードＤ２２，スイッチング素子Ｓ２３とそれに逆並列
に接続されたダイオードＤ２３，スイッチング素子Ｓ２
４とそれに逆並列に接続されたダイオードＤ２４，スイ
ッチング素子Ｓ３１とそれに逆並列に接続されたダイオ
ードＤ３１，スイッチング素子Ｓ３２とそれに逆並列に
接続されたダイオードＤ３２，スイッチング素子Ｓ３３
とそれに逆並列に接続されたダイオードＤ３３，スイッ
チング素子Ｓ３４とそれに逆並列に接続されたダイオー
ドＤ３４がそれぞれ上述の半導体モジュールＭ１１，Ｍ
１２，Ｍ１３、Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２
４，Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４で構成されてい
る。FIG. 10 shows a case where a three-level inverter device is constructed using the semiconductor module of the present invention. In the figure, E is a DC power supply, T1 and T2 are first and second DC terminals connected to the high potential side and the low potential side of the DC power supply E, C1 and C2 are connected in series, and the first and second DC terminals are connected. A capacitor for providing a third DC terminal T3 connected between the DC terminals and having a potential intermediate between the potentials of the first and second DC terminals from the connection point. One end of each of T4, T5 and T6 is connected to the motor. AC terminal. Switching elements S11, S12, S13, S1 are provided between the first and second DC terminals.
4, the switching elements S21, S22, S2
3, S24 and switching elements S31, S
32, S33, and S34 are connected in parallel, and diodes D11, D12, D13, and D are connected to each switching element such that the conduction direction is opposite to that of the switching element.
14, D21, D22, D23, D24, D31, D3
2, D33 and D34 are connected. The midpoint of each series circuit of the switching element is connected to the other end of each of the AC terminals T4, T5 and T6. Further, the connection point between the switching elements S11 and S12 and the switching element S13
And S14, between the connection point of switching elements S21 and S22 and the connection point of switching elements S23 and S24, and between the connection point of switching elements S31 and S32 and the connection point of switching elements S33 and S34. And two clamp diodes D C 11 and D C 1 connected in series such that the conduction directions are opposite to each other.
2, D C 21 and D C 22, D C 31 and D C 32 are connected, the connection point of each clamp diodes are connected to a third DC terminal T3 respectively. In this example,
As shown by the dotted line, the switching element S11 and the diode D11 connected antiparallel thereto, the switching element S12 and the diode D12 connected antiparallel thereto,
Switching element S13 and diode D13 connected antiparallel thereto, switching element S14 and diode D14 connected antiparallel thereto, switching element S
21, a diode D21 connected in anti-parallel thereto, a switching element S22 and a diode D22 connected in anti-parallel thereto, a switching element S23 and a diode D23 connected in anti-parallel thereto, and a switching element S2
4, a diode D24 connected antiparallel thereto, a switching element S31 and a diode D31 connected antiparallel thereto, a switching element S32 and a diode D32 connected antiparallel thereto, and a switching element S33.
And a diode D33 and a switching element S34 connected in anti-parallel thereto and a diode D34 connected in anti-parallel to the above-mentioned semiconductor modules M11 and M34, respectively.
12, M13, M14, M21, M22, M23, M2
4, M31, M32, M33 and M34.
【００２９】[0029]
【発明の効果】以上に述べたように、本発明によれば、
第２の電極板に設ける第２の引出端子のダイオードチッ
プの近傍に設けることにより、ダイオードチップ近傍の
第２の電極板の配線インダクタンスが複数個のＩＧＢＴ
チップに直列に接続されるため、各ＩＧＢＴチップの配
線インダクタンスの差が軽減され、チップ間の電流不均
一性が低減できる。また、かかる構成によってダイオー
ドチップ近傍の配線インダクタンスＬを極小にできるた
め、スイッチング時の電流変動ｄＩ／ｄｔが大きくても
電流のオーバーシュートは小さく電流振動によるゲート
電極への雑音電流は低減され、また、消費電力の増加が
避けられる。さらにＩＧＢＴモジュールはチップ面積が
大きいため大電流化が達成されると同時に、発熱部が分
散され配線インダクタンスが小さくかつ均一のため電流
密度及び発熱密度が均一化され、破壊耐量が高く、半田
やワイヤの疲労寿命が長く、しかもモジュールサイズが
小型になるという効果がある。As described above, according to the present invention,
By providing the second lead terminal provided on the second electrode plate near the diode chip, the wiring inductance of the second electrode plate near the diode chip is reduced by a plurality of IGBTs.
Since the IGBT chips are connected in series, the difference in the wiring inductance of each IGBT chip is reduced, and the current non-uniformity between the chips can be reduced. Further, since the wiring inductance L near the diode chip can be minimized by such a configuration, even if the current fluctuation dI / dt at the time of switching is large, the overshoot of the current is small, and the noise current to the gate electrode due to the current oscillation is reduced. In addition, an increase in power consumption can be avoided. In addition, the IGBT module has a large chip area, so that a large current can be achieved. At the same time, the heat generating portion is dispersed and the wiring inductance is small and uniform, so that the current density and the heat generation density are uniform, the breakdown strength is high, and the solder and wires are high. This has the effect that the fatigue life is longer and the module size is smaller.
【図１】本発明半導体モジュールの実施例を示す概略平
面図である。FIG. 1 is a schematic plan view showing an embodiment of a semiconductor module of the present invention.
【図２】図１のＡ−Ａ線に沿う概略断面図である。FIG. 2 is a schematic sectional view taken along the line AA of FIG.
【図３】図１のＢ−Ｂ線に沿う概略断面図である。FIG. 3 is a schematic sectional view taken along line BB of FIG. 1;
【図４】図１の等価回路及びその説明図である。FIG. 4 is an equivalent circuit of FIG. 1 and an explanatory diagram thereof.
【図５】本発明半導体モジュールの使用状態を示す図２
に相当する概略断面図である。FIG. 5 is a diagram showing a use state of the semiconductor module of the present invention.
FIG. 3 is a schematic sectional view corresponding to FIG.
【図６】本発明半導体モジュールの他の実施例を示す概
略平面図である。FIG. 6 is a schematic plan view showing another embodiment of the semiconductor module of the present invention.
【図７】図６の等価回路図である。FIG. 7 is an equivalent circuit diagram of FIG. 6;
【図８】本発明半導体モジュールの更に他の実施例を示
す概略平面図である。FIG. 8 is a schematic plan view showing still another embodiment of the semiconductor module of the present invention.
【図９】本発明半導体モジュールの異なる実施例を示す
概略平面図である。FIG. 9 is a schematic plan view showing another embodiment of the semiconductor module of the present invention.
【図１０】本発明半導体モジュールを用いた３レベルイ
ンバータ装置を示す回路図である。FIG. 10 is a circuit diagram showing a three-level inverter device using the semiconductor module of the present invention.
１…第１の金属板、２…第２の金属板、４…第３の金属
板、５…緩衝板、６…ＩＧＢＴチップ、７…ダイオード
チップ、１１…第１の引出端子、２１…第２の引出端
子、４１…第３の引出端子。DESCRIPTION OF SYMBOLS 1 ... 1st metal plate, 2 ... 2nd metal plate, 4 ... 3rd metal plate, 5 ... buffer plate, 6 ... IGBT chip, 7 ... diode chip, 11 ... 1st lead-out terminal, 21 ... 2 lead terminals, 41 ... third lead terminal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 睦宏 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (72)発明者 木村 新 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Mitsuhiro Mori 4026 Kuji-cho, Hitachi City, Ibaraki Prefecture Within Hitachi, Ltd.Hitachi Research Laboratories (72) Inventor Shin Shin Kimura 4026 Kuji-machi, Hitachi City, Ibaraki Prefecture Hitachi, Ltd.Hitachi, Ltd. In the laboratory
Claims (15)
方の主表面に他方の主電極及び制御電極がそれぞれ設け
られ、第１の電極板上に一方の主表面を第１の電極板側
にして載置された複数個のスイッチング素子チップと、一対 の主表面を有し、一方の主表面に一方の主電極が他
方の主表面に他方の主電極がそれぞれ設けられ、第１の
電極板上に載置された少なくとも１個のダイオードチッ
プと、第１の電極板上に載置され、前記複数の スイッチング素
子チップ及び前記ダイオードチップに沿って延びる第２
の電極板と、 前記複数の スイッチング素子チップ及び前記ダイオード
チップの他方の主電極と第２の電極板とを接続する複数
の第１の接続導体と、第１の電極板に設けられた第１の引出端子と、 第２の電極板に、前記第２の電極板と前記複数の第１の
接続導体との接続点の内、前記ダイオードチップの他方
の主電極が接続される接続点に最も近接して設けられた
第２の引出端子と、 を具備する ことを特徴とする半導体モジュール。A first electrode plate having a pair of main surfaces, one main electrode being provided on one main surface, the other main electrode and a control electrode being provided on the other main surface, respectively, One main surface on the electrode plate is on the first electrode plate side
A plurality of switching element chips mounted thereon and a pair of main surfaces, one main electrode is provided on one main surface, and the other main electrode is provided on the other main surface, respectively .
And at least one diode chip mounted on the electrode plate is placed on the first electrode plate, a second extending along said plurality of switching elements chip and the diode chip
A plurality of connecting the electrode plate, wherein a plurality of switching elements chip and the other main electrode of the diode chip and the second electrode plate
A first connection conductor, a first extraction terminal provided on the first electrode plate, and a second electrode plate, the second electrode plate and the plurality of first electrodes.
Of the connection points with the connection conductor, the other of the diode chip
Provided closest to the connection point to which the main electrode is connected
Semiconductor module characterized by comprising a second lead terminal.
トランジスタであることを特徴とする請求項１記載の半
導体モジュール。 2. The switching element is an insulated gate bipolar transistor.
2. The half of claim 1, wherein the half is a transistor.
Conductor module.
方の主表面に他方の主電極及び制御電極がそれぞれ設け
られ、第１の電極板上に一方の主表面を第１の電極板側
にして一方向に並べて載置された複数個のスイッチング
素子チップと、 一対の主表面を有し、一方の主表面に一
方の主電極が他方の主表面に他方の主電極がそれぞれ設
けられ、第１の電極板上にスイッチング素子チップと同
じ方向に並べて載置された少なくとも１個のダイオード
チップと、 第１の電極板上に載置され、前記複数のスイッチング素
子チップ及び前記ダイオードチップに沿って延びる第２
の電極板と、 前記複数のスイッチング素子チップ及び前記ダイオード
チップの他方の主電極と第２の電極板とを接続する複数
の第１の接続導体と、 第１の電極板に設けられた第１の引出端子と、 第２の電極板に、前記第２の電極板と前記複数の第１の
接続導体との接続点の内、前記ダイオードチップの他方
の主電極が接続される接続点に最も近接して設けられた
第２の引出端子と、 を具備することを特徴とする半導体モジュール。 A first electrode plate and a pair of main surfaces, one main electrode being connected to the other main surface;
The other main electrode and control electrode are provided on one main surface, respectively.
One main surface on the first electrode plate side
Multiple switching devices arranged in one direction
It has an element chip and a pair of main surfaces.
One main electrode is provided on the other main surface, respectively.
And the same as the switching element chip on the first electrode plate.
At least one diode placed side by side in the same direction
A chip , mounted on a first electrode plate, the plurality of switching elements;
A second chip extending along the daughter chip and the diode chip.
Electrode plate, the plurality of switching element chips and the diode
Plural connecting the other main electrode of the chip and the second electrode plate
A first connection conductor, a first extraction terminal provided on the first electrode plate, and a second electrode plate, the second electrode plate and the plurality of first electrodes.
Of the connection points with the connection conductor, the other of the diode chip
Provided closest to the connection point to which the main electrode is connected
A second lead terminal .
子チップ相互間に配置されていることを特徴とする請求
項３記載の半導体モジュール。 4. A switching element comprising one diode chip.
Claims characterized by being arranged between child chips
Item 4. The semiconductor module according to Item 3.
子チップ列の端部に配置されていることを特徴とする請
求項３記載の半導体モジュール。 5. A switching element comprising one diode chip.
A contractor arranged at an end of a row of daughter chips.
The semiconductor module according to claim 3.
トランジスタであることを特徴とする請求項３，４また
は５記載の半導体モジュール。6. The method of claim 3, 4 switching elements, characterized in that an insulated gate bipolar transistor also
Is a semiconductor module according to 5 .
方の主表面に他方の主電極及び制御電極がそれぞれ設け
られ、第１の電極板上に一方の主表面を第１の電極板側
にして一方向に２列に並べて載置された複数個のスイッ
チング素子チップと、一対 の主表面を有し、一方の主表面に一方の主電極が他
方の主表面に他方の主電極がそれぞれ設けられ、第１の
電極板上に各スイッチング素子チップ列の端部に少なく
とも１個ずつ各スイッチング素子チップ列と同じ方向に
並べて載置された複数個のダイオードチップと、第１の電極板上に載置され、ダイオードチップを含む各
スイッチング素子チッ プ列に沿って 延びる第２の電極板
と、前記複数の スイッチング素子チップ及び前記ダイオード
チップの他方の主電極と第２の電極板とを接続する複数
の第１の接続導体と、 第１ の電極板に設けられた第１の引出端子と、第２ の電極板に、前記第２の電極板と前記複数の第１の
接続導体との接続点の内、前記ダイオードチップの他方
の主電極が接続される接続点に最も近接して設けられた
第２の引出端子と、 を具備する ことを特徴とする半導体モジュール。7. A first electrode plate, having a pair of main surfaces, one main electrode being provided on one main surface, the other main electrode and a control electrode being provided on the other main surface, respectively. One main surface on the electrode plate is on the first electrode plate side
A plurality of switching element chips mounted in two rows in one direction, and a pair of main surfaces, one main electrode on one main surface and the other main electrode on the other main surface, respectively. Provided the first
At the end of each switching element chip row on the electrode plate
In the same direction as each switching element chip row
A plurality of diode chips placed side by side; and a plurality of diode chips placed on the first electrode plate and including the diode chips.
A plurality of connecting the second electrode plate extending along the switching device chip sequence, wherein a plurality of switching elements chip and the other main electrode of the diode chip and the second electrode plate
A first connection conductor , a first extraction terminal provided on the first electrode plate, and a second electrode plate, the second electrode plate and the plurality of first electrodes.
Of the connection points with the connection conductor, the other of the diode chip
Provided closest to the connection point to which the main electrode is connected
Semiconductor module characterized by comprising a second lead terminal.
方の主表面に他方の主電極及び制御電極がそれぞれ設け
られ、第１の電極板上に一方の主表面を第１の電極板側
にして一方向に２列に並べて載置された複数個のスイッ
チング素子チップと、 一対の主表面を有し、一方の主表面に一方の主電極が他
方の主表面に他方の主電極がそれぞれ設けられ、第１の
電極板上に各スイッチング素子チップ列の端部に少なく
とも１個ずつ各スイッチング素子チップ列と同じ方向に
並べて載置された複数個のダイオードチップと、 第１の電極板上に載置され、ダイオードチップを含む各
スイッチング素子チップ列に沿って延び、閉鎖端がダイ
オードチップ側となるコ字形を有す第２の電極板と、 前記複数のスイッチング素子チップ及び前記複数のダイ
オードチップの他方の主電極と第２の電極板とを接続す
る複数の第１の接続導体と、 第１の電極板に設けられた第１の引出端子と、 第２の電極板に、前記第２の電極板と前記複数の第１の
接続導体との接続点の内、前記ダイオードチップの他方
の主電極が接続される接続点に最も近接して設けられた
第２の引出端子と、 を具備することを特徴とする半導体モジュール。 8. A first electrode plate and a pair of main surfaces, one main electrode being connected to another main surface.
The other main electrode and control electrode are provided on one main surface, respectively.
One main surface on the first electrode plate side
Multiple switches placed in two rows in one direction
Chip element and a pair of main surfaces, and one main electrode is
The other main electrode is provided on one of the main surfaces, and the first
At the end of each switching element chip row on the electrode plate
In the same direction as each switching element chip row
A plurality of diode chips placed side by side; and a plurality of diode chips placed on the first electrode plate and including the diode chips.
Along the row of switching element chips, the closed end
A second electrode plate having a U shape on the side of an auto chip, the plurality of switching element chips, and the plurality of dies;
Connect the other main electrode of the chip to the second electrode plate.
A plurality of first connection conductors, a first lead terminal provided on the first electrode plate, and a second electrode plate, the second electrode plate and the plurality of first electrodes.
Of the connection points with the connection conductor, the other of the diode chip
Provided closest to the connection point to which the main electrode is connected
A second lead terminal .
トランジスタであることを特徴とする請求項８記載の半
導体モジュール。9. The semiconductor module according to claim 8 , wherein the switching element is an insulated gate bipolar transistor.
方の主表面に他方の主電極及び制御電極がそれぞれ設け
られ、第１の電極板上に一方の主表面を第１の電極板側
にしてそれぞれ載置された複数個のスイッチング素子チ
ップと、 一対の主表面を有し、一方の主表面に一方の主電極が他
方の主表面に他方の主電極がそれぞれ設けられ、第１の
電極板上に載置された少なくとも１個のダイオードチッ
プと、 第１の電極板上に載置され、前記複数のスイッチング素
子チップ及び前記ダイオードチップに沿って延びる第２
の電極板と、 前記複数のスイッチング素子チップ及び前記ダイオード
チップの他方の主電極と第２の電極板とを接続する複数
の第１の接続導体と、 第１の電極板に設けられた第１の引出端子と、 第２の電極板に、前記第２の電極板と前記複数の第１の
接続導体との接続点の内、前記ダイオードチップの他方
の主電極が接続される接続点に最も近接して設けられた
第２の引出端子と、 を具備することを特徴とする半導体モジュール。 10. A semiconductor device comprising: a metal substrate; a plurality of insulating plates mounted on the metal substrate; a first electrode plate mounted on each of the insulating plates; and a pair of main surfaces. One main electrode on one main surface
The other main electrode and control electrode are provided on one main surface, respectively.
One main surface on the first electrode plate side
Switching element chips
And a pair of main surfaces, and one main electrode has one main electrode on the other.
The other main electrode is provided on one of the main surfaces, and the first
At least one diode chip mounted on the electrode plate
And a plurality of switching elements mounted on the first electrode plate.
A second chip extending along the daughter chip and the diode chip.
Electrode plate, the plurality of switching element chips and the diode
Plural connecting the other main electrode of the chip and the second electrode plate
A first connection conductor, a first extraction terminal provided on the first electrode plate, and a second electrode plate, the second electrode plate and the plurality of first electrodes.
Of the connection points with the connection conductor, the other of the diode chip
Provided closest to the connection point to which the main electrode is connected
A second lead terminal .
方の主表面に他方の主電極及び制御電極がそれぞれ設け
られ、第１の電極板上に一方の主表面を第１の 電極板側
にしてそれぞれ載置された複数個のスイッチング素子チ
ップと、 一対の主表面を有し、一方の主表面に一方の主電極が他
方の主表面に他方の主電極がそれぞれ設けられ、第１の
電極板上に載置された少なくとも１個のダイオードチッ
プと、 第１の電極板上に載置され、前記複数のスイッチング素
子チップ及び前記ダイオードチップに沿って延びる第２
の電極板と、 前記複数のスイッチング素子チップ及び前記ダイオード
チップの他方の主電極と第２の電極板とを接続する複数
の第１の接続導体と、 第１の電極板に設けられた第１の引出端子と、 第２の電極板に、前記第２の電極板と前記複数の第１の
接続導体との接続点の内、前記ダイオードチップの他方
の主電極が接続される接続点に最も近接して設けられた
第２の引出端子と、 を具備することを特徴とする半導体モジュール。 11. A semiconductor device comprising: a metal substrate; one insulating plate mounted on the metal substrate; a first electrode plate mounted on the insulating plate; and a pair of main surfaces; One main electrode on the surface
The other main electrode and control electrode are provided on one main surface, respectively.
One main surface on the first electrode plate side
Switching element chips
And a pair of main surfaces, and one main electrode has one main electrode on the other.
The other main electrode is provided on one of the main surfaces, and the first
At least one diode chip mounted on the electrode plate
And a plurality of switching elements mounted on the first electrode plate.
A second chip extending along the daughter chip and the diode chip.
Electrode plate, the plurality of switching element chips and the diode
Plural connecting the other main electrode of the chip and the second electrode plate
A first connection conductor, a first extraction terminal provided on the first electrode plate, and a second electrode plate, the second electrode plate and the plurality of first electrodes.
Of the connection points with the connection conductor, the other of the diode chip
Provided closest to the connection point to which the main electrode is connected
A second lead terminal .
子と逆極性のダイオードの並列回路を２個直列接続した
構成からなり、並列回路の相互接続点が異なる交流端子
に接続された交流出力の相数と同数のインバータ単位と
を具備し、 各スイッチング素子と逆極性のダイオードの並列回路が
それぞれ、 第１の電極板と、 一対の主表面を有し、一方の主表面に一方の主電極が他
方の表面に他方の主電極及び制御電極がそれぞれ設けら
れ、第１の電極板上に一方の主表面を第１の電極板側に
して載置された複数個のスイッチング素子チップと、 一対の主表面を有し、一方の主表面に一方の主電極が他
方の主表面に他方の主電極がそれぞれ設けられ、第１の
電極板上に載置された少なくとも１個のダイオードチッ
プと、 第１の電極板上に載置され、前記複数のスイッチング素
子チップ及び前記ダイオードチップに沿って延びる第２
の電極板と、 前記複数のスイッチング素子チップ及び前記ダイオード
チップの他方の主電極と第２の電極板とを接続する複数
の第１の接続導体と、 第１の電極板に設けられた第１の引出端子と、 第２の電極板に、前記第２の電極板と前記複数の第１の
接続導体との接続点の内、前記ダイオードチップの他方
の主電極が接続される接続点に最も近接して設けられた
第２の引出端子と、 を具備する半導体モジュールで構成されていることを特
徴とする電力変換装置。 12. A pair of DC terminals, the same number of alternating current terminals and the number of phases of the AC output is connected to a pair of DC terminals, each switching element
And two parallel circuits of diodes of opposite polarity connected in series
AC terminals with different interconnection points for parallel circuits
Inverter units as many as the number of AC output phases connected to
And a parallel circuit of diodes of opposite polarity with each switching element
Each has a first electrode plate and a pair of main surfaces, and one main electrode has another main electrode on the other main surface.
The other main electrode and control electrode are provided on one surface, respectively.
And one main surface on the first electrode plate is placed on the first electrode plate side.
A plurality of switching element chips mounted on the substrate and a pair of main surfaces, and one main electrode is connected to the other main electrode on the other main surface.
The other main electrode is provided on one of the main surfaces, and the first
At least one diode chip mounted on the electrode plate
And a plurality of switching elements mounted on the first electrode plate.
A second chip extending along the daughter chip and the diode chip.
Electrode plate, the plurality of switching element chips and the diode
Plural connecting the other main electrode of the chip and the second electrode plate
A first connection conductor, a first extraction terminal provided on the first electrode plate, and a second electrode plate, the second electrode plate and the plurality of first electrodes.
Of the connection points with the connection conductor, the other of the diode chip
Provided closest to the connection point to which the main electrode is connected
JP that it is a semiconductor module comprising a second lead terminal, the
Power converter.
ラトランジスタであることを特徴とする請求項１２記載
の電力変換装置。 13. An insulated gate bipolar transistor as a switching element.
13. A transistor according to claim 12, wherein
Power converter.
イッチング素子と逆極性のダイオードの並列回路を２個
直列接続した構成からなる複数個のアームと、各アーム
の並列回路間と一対の直流端子の各電位の中間の電位を
有する点との間に並列回路のダイオードと極性を同じく
してそれぞれ接続したダイオードとを具備し、 各スイッチング素子と逆極性のダイオードの並列回路が
それぞれ、 第１の電極板と、 一対の主表面を有し、一方の主表面に一方の主電極が他
方の主表面に他方の主電極及び制御電極がそれぞれ設け
られ、第１の電極板上に一方の主表面を第１の電極板側
にして載置された複数個のスイッチング素子チップと、 一対の主表面を有し、一方の主表面に一方の主電極が他
方の主表面に他方の主電極がそれぞれ設けられ、第１の
電極板上に載置された少なくとも１個のダイオードチッ
プと、 第１の電極板上に載置され、前記複数のスイッチング素
子チップ及び前記ダイオードチップに沿って延びる第２
の電極板と、 前記複数のスイッチング素子チップ及び前記ダイオード
チップの他方の主電極と第２の電極板とを接続する複数
の第１の接続導体と、 第１の電極板に設けられた第１の引出端子と、 第２の電極板に、前記第２の電極板と前記複数の第１の
接続導体との接続点の内、前記ダイオードチップの他方
の主電極が接続される接続点に最も近接して設けられた
第２の引出端子と、 を具備する半導体モジュールで構成されていることを特
徴とする電力変換装置。 14. A pair of DC terminals, a point having an intermediate potential between respective potentials of the pair of DC terminals , AC terminals having the same number of phases, and connected between each DC terminal and each AC terminal; Each
Two parallel circuits of switching elements and diodes of opposite polarity
A plurality of arms connected in series and each arm
Between the parallel circuits and between the potentials of the pair of DC terminals.
Have the same polarity as the diode in the parallel circuit
And a diode connected in parallel with each other.
Each has a first electrode plate and a pair of main surfaces, and one main electrode has another main electrode on the other main surface.
The other main electrode and control electrode are provided on one main surface, respectively.
One main surface on the first electrode plate side
And a plurality of switching element chips mounted on the substrate, and a pair of main surfaces, and one main electrode is provided on one main surface.
The other main electrode is provided on one of the main surfaces, and the first
At least one diode chip mounted on the electrode plate
And a plurality of switching elements mounted on the first electrode plate.
A second chip extending along the daughter chip and the diode chip.
Electrode plate, the plurality of switching element chips and the diode
Plural connecting the other main electrode of the chip and the second electrode plate
A first connection conductor, a first extraction terminal provided on the first electrode plate, and a second electrode plate, the second electrode plate and the plurality of first electrodes.
Of the connection points with the connection conductor, the other of the diode chip
Provided closest to the connection point to which the main electrode is connected
JP that it is a semiconductor module comprising a second lead terminal, the
Power converter.
ラトランジスタであることを特徴とする請求項１４記載
の電力変換装置。 15. The switching element is an insulated gate bipolar transistor.
15. The transistor according to claim 14, wherein the transistor is a transistor.
Power converter.
Priority Applications (13)
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|---|---|---|---|
| JP4013684A JP2751707B2 (en) | 1992-01-29 | 1992-01-29 | Semiconductor module and power conversion device using the same |
| EP04021377A EP1492220A3 (en) | 1991-09-20 | 1992-09-17 | IGBT-module |
| DE69233450T DE69233450T2 (en) | 1991-09-20 | 1992-09-17 | Semiconductor module |
| DE69226141T DE69226141T2 (en) | 1991-09-20 | 1992-09-17 | Three-phase three-stage inverter |
| EP97122703A EP0838855B1 (en) | 1991-09-20 | 1992-09-17 | Semiconductor module |
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