JP2551089Y2 - Parallel connection circuit of switching elements with improved current balance - Google Patents

Parallel connection circuit of switching elements with improved current balance

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JP2551089Y2 JP1992022788U JP2278892U JP2551089Y2 JP 2551089 Y2 JP2551089 Y2 JP 2551089Y2 JP 1992022788 U JP1992022788 U JP 1992022788U JP 2278892 U JP2278892 U JP 2278892U JP 2551089 Y2 JP2551089 Y2 JP 2551089Y2
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Description

【考案の詳細な説明】[Detailed description of the invention]

【0001】[0001]

【産業上の利用分野】本考案は電流バランスを改善した
スイッチング素子の並列接続回路に関し、特に、複数個
のトランジスタもしくはゲート・ターン・オフ・サイリ
スタ(以下GTOという)を並列接続する場合のターン
・オフ時における電流バランスを改善したスイッチング
素子の並列接続回路に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel connection circuit of switching elements having improved current balance, and more particularly, to a circuit for connecting a plurality of transistors or gate turn-off thyristors (hereinafter referred to as GTO) in parallel. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel connection circuit of switching elements with improved current balance at the time of off.

【0002】[0002]

【従来の技術】大電流が流れるスイッチング素子を複数
個並列接続する場合には、複数個のスイッチング素子に
流れる電流をバランスさせ、特定のスイッチング素子に
大電流が流れないようにする必要がある。このため、従
来、スイッチング素子として、例えばトランジスタを並
列接続する場合には、図3に示すような配線構成を用い
ていた。
2. Description of the Related Art When a plurality of switching elements through which a large current flows are connected in parallel, it is necessary to balance the currents flowing through the plurality of switching elements so that a large current does not flow through a specific switching element. Therefore, conventionally, for example, when a transistor is connected in parallel as a switching element, a wiring configuration as shown in FIG. 3 has been used.

【0003】図3において、1,2はそれぞれ並列に接
続されるトランジスタであり、11,21はそれぞれト
ランジスタのコレクタ端子、12,22はベース端子、
13,23はベース駆動回路へ接続するためのエミッタ
端子、14,24は主回路配線用のエミッタ端子、3は
ベース駆動回路、41ないし46は主回路配線用の通電
導体である。
In FIG. 3, transistors 1 and 2 are connected in parallel, 11 and 21 are collector terminals of the transistors, 12 and 22 are base terminals,
13 and 23 are emitter terminals for connection to the base drive circuit, 14 and 24 are emitter terminals for main circuit wiring, 3 is a base drive circuit, and 41 to 46 are current-carrying conductors for main circuit wiring.

【0004】従来は、トランジスタ1および2の主回路
電流をバランスさせるため、同図に示すように、通電導
体42と通電導体43および通電導体45と通電導体4
6に同一のものを用い、トランジスタ1と2の主回路の
配線インピーダンスそろえていた。しかし、上記のよう
な配線構成では、トランジスタ1とトランジスタ2のタ
ーン・オフ特性の差異により、ターン・オフ過渡時に流
れる電流分担がアンバランスになることがあった。これ
は、特に、トランジスタ1およびトランジスタ2からベ
ース駆動回路3までの配線インピーダンスが大きい程、
アンバランスが大きかった。
Conventionally, in order to balance the main circuit currents of the transistors 1 and 2, as shown in FIG.
6, the same circuit impedance was used for the main circuit of transistors 1 and 2. However, in the wiring configuration as described above, due to the difference in the turn-off characteristics between the transistor 1 and the transistor 2, the current flowing during the turn-off transition may be unbalanced. This is particularly true as the wiring impedance from the transistors 1 and 2 to the base drive circuit 3 increases.
The imbalance was great.

【0005】図4は、図3に示した従来の配線構成によ
るトランジスタの並列回路における動作波形図であり、
同図において、(a)はトランジスタ1のコレクタ電流
波形、(b)はトランジスタ2のコレクタ電流波形、
(c)はトランジスタ1のベース電流波形、(d)はト
ランジスタ2のベース電流波形である。図4に示すよう
に、トランジスタ1と2のターン・オフ特性の差異によ
り、同図(ア)点でトランジスタ1のベース−エミッタ
間が先に逆回復してしまうと、トランジスタ2のコレク
タ電流は、図4の波形(b)に示すように、(イ)点で
トランジスタ2のベース−エミッタ間が逆回復するまで
の間に急激に増加してしまう。
FIG. 4 is an operation waveform diagram in a parallel circuit of transistors having the conventional wiring configuration shown in FIG.
In the figure, (a) is a collector current waveform of the transistor 1, (b) is a collector current waveform of the transistor 2,
(C) is a base current waveform of the transistor 1, and (d) is a base current waveform of the transistor 2. As shown in FIG. 4, if the base-emitter of the transistor 1 reversely recovers first at the point (a) in FIG. 4 due to the difference between the turn-off characteristics of the transistors 1 and 2, the collector current of the transistor 2 becomes As shown in the waveform (b) of FIG. 4, the voltage rapidly increases before the reverse recovery occurs between the base and the emitter of the transistor 2 at the point (a).

【0006】そして、(ア)点から(イ)点までの時間
は、トランジスタ2からベース駆動回路3までの配線イ
ンピーダンスに大きく依存しており、配線インピーダン
スが大きい程、この時間が長くなり、トランジスタ2の
コレクタ電流の増加分が大きくなる。
The time from the point (A) to the point (A) greatly depends on the wiring impedance from the transistor 2 to the base driving circuit 3, and the longer the wiring impedance, the longer the time. The increase in the collector current of No. 2 increases.

【0007】[0007]

【考案が解決しようとする課題】上記のように、従来の
並列接続回路では、遅くオフになる方のトランジスタの
コレクタ電流の増加が大きくなる。したがって、この電
流増加分を考慮しつつ、ターン・オフ時に定格しゃ断電
流値以下で安全にトランジスタをオフさせるためには、
定常時にコレクタ電流を多く流せないことになる。
As described above, in the conventional parallel connection circuit, the increase in the collector current of the transistor which is turned off later becomes large. Therefore, in order to safely turn off the transistor below the rated breaking current value at turn-off while considering this increased current,
This means that a large amount of collector current cannot flow in a steady state.

【0008】すなわち、トランジスタを並列接続して大
電流化を図ったにもかかわらず、その目的を充分達成で
きない。本考案は上記した従来技術の欠点に鑑みなされ
たものであって、スイッチング素子のターン・オフ特性
に差異があっても、ターン・オフ過渡時の電流分担のア
ンバランスを極力おさえることができるスイッチング素
子の並列接続回路を提供することを目的とする。
That is, although the transistors are connected in parallel to increase the current, the object cannot be sufficiently achieved. The present invention has been made in view of the above-described drawbacks of the related art, and it is possible to minimize the imbalance of current sharing during turn-off transition even if there is a difference in the turn-off characteristics of the switching element. It is an object to provide a parallel connection circuit of elements.

【0009】[0009]

【課題を解決するための手段】本考案は、上記課題を解
決するため、スイッチング用トランジスタもしくはゲー
ト・ターン・オフ・サイリスタを複数個接続したスイッ
チング素子の並列接続回路において、それぞれのトラン
ジスタのベース端子間およびベース駆動回路へ接続され
るエミッタ端子間、もしくは、それぞれのゲート・ター
ン・オフ・サイリスタのゲート端子間およびゲート駆動
回路に接続されるカソード端子間を最短距離で接続する
通電導体を設けるとともに、該通電導体とベース端子お
よびエミッタ端子との各接続点とベース駆動回路、もし
くは、前記通電導体とゲート端子およびカソード端子と
の各接続点とゲート駆動回路とを接続する配線手段を設
け、並列に接続された複数個のスイッチング素子のター
ン・オフ時の電流分担のアンバランスを改善するように
構成したものである。
SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention provides a parallel connection circuit of switching elements in which a plurality of switching transistors or gate turn-off thyristors are connected. Between the emitter terminals connected to the base drive circuit or between the gate terminals of the respective gate turn-off thyristors and between the cathode terminals connected to the gate drive circuit with the shortest distance
While providing a current-carrying conductor, the current-carrying conductor and the base terminal and
And the base drive circuit with each connection point between the
The conductor and the gate terminal and the cathode terminal
Wiring means to connect each connection point of
In addition, the present invention is configured to improve imbalance of current sharing when a plurality of switching elements connected in parallel are turned off.

【0010】[0010]

【作用】並列接続された各スイッチング素子のそれぞれ
のベース端子間およびベース駆動回路へ接続されるエミ
ッタ端子間、もしくは、それぞれのゲート・ターン・オ
フ・サイリスタのゲート端子間およびゲート駆動回路に
接続されるカソード端子間を最短距離で接続する通電導
体を設けるとともに、該通電導体とベース端子およびエ
ミッタ端子との各接続点とベース駆動回路、もしくは、
前記通電導体とゲート端子およびカソード端子との各接
続点とゲート駆動回路とを接続する配線手段を設けるこ
とにより、並列接続されたスイッチング素子をターン・
オフする際、先にベース−エミッタ間が逆回復した方の
スイッチング素子に流れていた逆バイアス電流が、上記
通電導体を介して、まだ、回復していない方のスイッチ
ング素子に素早く流れ込む。
The switching elements connected in parallel are connected between the respective base terminals and between the emitter terminals connected to the base driving circuit, or connected between the gate terminals of the respective gate turn-off thyristors and connected to the gate driving circuit. Current conduction connecting the cathode terminals with the shortest distance
Body, and the current-carrying conductor, the base terminal and the air terminal.
Each connection point with the mitter terminal and the base drive circuit, or
Each connection between the current-carrying conductor and the gate terminal and the cathode terminal
The Rukoto provided an interconnection means for connecting the attachment point and the gate drive circuit, turn the parallel-connected switching elements
When turning off, the reverse bias current previously flowing through the switching element whose base-emitter reversely recovers
The current quickly flows into the switching element that has not been recovered through the current-carrying conductor .

【0011】このため、逆回復していない方のスイッチ
ング素子の逆バイアス電流が増加し、ターン・オフ・タ
イムが短縮される。したがって、ターン・オフ過渡時に
おける主回路電流の増加を最小限に抑えることができ
る。
For this reason, the reverse bias current of the switching element that has not been reversely recovered increases, and the turn-off time is shortened. Therefore, an increase in the main circuit current during the turn-off transition can be minimized.

【0012】[0012]

【実施例】図1は本発明の1実施例を示す図であり、同
図は、スイッチング素子として、トランジスタを用いた
場合の実施例を示す図である。同図において、図3の従
来例と同一の構成要素には同一の符号が付されており、
図1の実施例が図3の従来例と異なる点は、トランジス
タ1と2のエミッタ端子13と23との間、および、ベ
ース端子12と22の間を最短の距離で接続するための
通電導体51および52を追加接続したことである。
FIG. 1 is a view showing one embodiment of the present invention, and FIG. 1 is a view showing an embodiment in which a transistor is used as a switching element. 3, the same components as those of the conventional example of FIG. 3 are denoted by the same reference numerals.
The embodiment of FIG. 1 differs from the conventional example of FIG. 3 in that a current-carrying conductor for connecting the emitter terminals 13 and 23 and the base terminals 12 and 22 of the transistors 1 and 2 with the shortest distance. That is, 51 and 52 are additionally connected.

【0013】図2は上記実施例のトランジスタの並列回
路における動作波形図であり、図4と同様、同図(a)
はトランジスタ1のコレクタ電流波形、(b)はトラン
ジスタ2のコレクタ電流波形、(c)はトランジスタ1
のベース電流波形、(d)はトランジスタ2のベース電
流波形である。次に図2を用いて図1に示す本実施例の
動作を説明する。
FIG. 2 is an operation waveform diagram in the transistor parallel circuit of the above embodiment, and FIG.
Is a collector current waveform of the transistor 1, (b) is a collector current waveform of the transistor 2, and (c) is a transistor 1
(D) is a base current waveform of the transistor 2. Next, the operation of the present embodiment shown in FIG. 1 will be described with reference to FIG.

【0014】図2において、トランジスタ1および2が
ターン・オフする際、トランジスタ1がトランジスタ2
より先にターン・オフすると、(ア)点において、トラ
ンジスタ1のベース−エミッタ間が逆回復した後、トラ
ンジスタ1の逆バイアス電流が、通電導体51および5
2を介して、トランジスタ2のエミッタからベース方向
に素早く流れ込む。
In FIG. 2, when transistors 1 and 2 turn off, transistor 1
When the transistor is turned off earlier, at point (a), after the base-emitter reverse recovery of the transistor 1, the reverse bias current of the transistor 1 is changed to the current-carrying conductors 51 and 5.
2 flows quickly from the emitter of the transistor 2 toward the base.

【0015】このため、図2の波形(d)に示すよう
に、トランジスタ2のベース逆バイアス電流が急激に増
加し、トランジスタ2のベース−エミッタ間も素早く逆
回復する。したがって、図2の波形(b)に示すように
トランジスタ2のコレクタ電流の増加を最小限に抑える
ことができる。
As a result, as shown in a waveform (d) of FIG. 2, the base reverse bias current of the transistor 2 sharply increases, and the reverse recovery between the base and the emitter of the transistor 2 is quickly performed. Therefore, the increase in the collector current of the transistor 2 can be minimized as shown by the waveform (b) in FIG.

【0016】なお、上記実施例においては、スイッチン
グ素子としてトランジスタを用いた実施例を示したが、
本考案におけるスイッチング素子はトランジスタに限定
されるものではなく、GTOなど逆バイアス電流を流し
てターン・オフするその他のスイッチング素子にも適用
できることは言うまでもない。また、上記実施例におい
ては、2個のトランジスタの並列接続の例を示したが本
考案は上記実施例に限定されるものではなく、2以上の
任意の個数のスイッチング素子の並列接続にも適用する
ことができる。
In the above embodiment, an embodiment using a transistor as a switching element has been described.
It is needless to say that the switching element in the present invention is not limited to a transistor, but can be applied to other switching elements such as GTO which are turned off by passing a reverse bias current. Further, in the above embodiment, an example of the parallel connection of two transistors has been described. However, the present invention is not limited to the above embodiment, and is also applicable to the parallel connection of an arbitrary number of two or more switching elements. can do.

【0017】[0017]

【考案の効果】以上説明したことから明らかなように、
本考案においては、並列接続されたスイッチング素子に
おいて、各スイッチング素子のベース端子間およびエミ
ッタ端子間、もしくは、ゲート端子間およびカソード端
子間を最短の距離で配線するという簡単な構成により、
ターン・オフ過渡時における電流バランスを改善するこ
とができ、スイッチング素子の並列接続による大電流化
に極めて有効である。
[Effect of the invention] As is clear from the above explanation,
In the present invention, in the switching elements connected in parallel, by a simple configuration of wiring the shortest distance between the base terminal and the emitter terminal of each switching element, or between the gate terminal and the cathode terminal,
The current balance at the time of turn-off transition can be improved, which is extremely effective for increasing the current by connecting the switching elements in parallel.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本考案の実施例を示す図である。FIG. 1 is a diagram showing an embodiment of the present invention.

【図2】本考案の実施例の動作波形図である。FIG. 2 is an operation waveform diagram of the embodiment of the present invention.

【図3】従来の並列接続トランジスタの配線構成を示す
図である。
FIG. 3 is a diagram showing a wiring configuration of a conventional parallel-connected transistor.

【図4】従来の並列接続トランジスタの配線構成におけ
る動作波形図である。
FIG. 4 is an operation waveform diagram in a wiring configuration of a conventional parallel-connected transistor.

【符号の説明】[Explanation of symbols]

1,2 トランジスタ 3 ベース駆動回路 11,21 コレクタ端子 12,22 ベース端子 13,23 ベース駆動回路へ接続するため
のエミッタ端子 14,24 主回路配線用のエミッタ端子 41,42,43,44,45,46 主回路配線用の
通電導体 51,52 通電導体
1, 2 Transistor 3 Base drive circuit 11, 21 Collector terminal 12, 22 Base terminal 13, 23 Emitter terminal for connection to base drive circuit 14, 24 Emitter terminal for main circuit wiring 41, 42, 43, 44, 45 , 46 Current-carrying conductors for main circuit wiring 51, 52 Current-carrying conductors

Claims (1)

(57)【実用新案登録請求の範囲】(57) [Scope of request for utility model registration] 【請求項1】 スイッチング用トランジスタもしくはゲ
ート・ターン・オフ・サイリスタを複数個接続したスイ
ッチング素子の並列接続回路において、 それぞれのトランジスタのベース端子間およびベース駆
動回路へ接続されるエミッタ端子間、もしくは、それぞ
れのゲート・ターン・オフ・サイリスタのゲート端子間
およびゲート駆動回路に接続されるカソード端子間を最
短距離で接続する通電導体を設けるとともに、該通電導
体とベース端子およびエミッタ端子との各接続点とベー
ス駆動回路、もしくは、前記通電導体とゲート端子およ
びカソード端子との各接続点とゲート駆動回路とを接続
する配線手段を設け、 並列に接続された複数個のスイッチング素子のターン・
オフ時の電流分担のアンバランスを改善したことを特徴
とする電流バランスを改善したスイッチング素子の並列
接続回路。
In a parallel connection circuit of a plurality of switching elements connected to a plurality of switching transistors or gate turn-off thyristors, between a base terminal of each transistor and an emitter terminal connected to a base drive circuit, or A current-carrying conductor is connected between the gate terminals of each gate turn-off thyristor and the cathode terminal connected to the gate drive circuit with the shortest distance, and
Each connection point and base between the body and the base and emitter terminals
Drive circuit, or the current-carrying conductor and gate terminal and
Connect each point of connection with the cathode and cathode terminals to the gate drive circuit
Wiring means for connecting a plurality of switching elements connected in parallel.
A parallel connection circuit of switching elements with improved current balance, characterized in that the imbalance of current sharing at the time of OFF is improved.
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