JP2019536392A - 選択可能な周波数及びデューティサイクルを有する分周器 - Google Patents

Abstract

分周器システムおよび方法は、分割除数分周器モジュールを含む。分割除数分周器モジュールは、クロック信号を受信し、第１の除数および第２の除数に基づいて出力信号を生成する。クロック信号および出力信号はそれぞれ、それぞれの周波数およびパルス幅によって特徴付けられる矩形波形を有する。出力信号の周波数は、クロック信号の周波数の選択可能な整数分数であり、出力信号の周波数は、第１および第２の除数の和に基づいて選択される。出力信号のパルス幅は、選択可能な整数のクロックサイクルであり、出力信号のパルス幅は、第１の除数および第２の除数のうちの少なくとも１つに基づいて選択される。【選択図】図２

Description

本開示は、一般に、分周器システムに関し、より詳細には、選択可能な周波数およびデューティサイクルを有する分周器システムに関する。

本出願は、２０１６年１１月９日に出願された米国特許出願第１５／３４７，０５０号に対する優先権を主張し、その内容は、すべての目的のために参照によりその全体が本明細書に組み込まれる。

電子データ通信は、現代の情報処理技術の基本的な能力である。データは、様々な技術を用いて電気信号に符号化される。いくつかの技法は、周波数、振幅、デューティサイクルなどの周期的波形の１つまたは複数の特性を変調することを伴う。このようにして、情報は、チップ上で、パッケージ内のチップ間で、回路基板上のデバイス間で、および／または長距離にわたって（例えば、伝送線路上で）信頼性をもって局所的に伝送することができる。いくつかのシステムでは、符号化された電気信号は、無線通信などの用途のために、高周波数（例えば、無線周波数および／または光周波数）での伝送のために変調される。

分周器は、電圧パルスを生成することによって、またはＮクロックサイクル毎に状態を変化させることによって、周期的クロック信号を変更する（ここで、Ｎは整数値である）。このように、分周器によって生成される出力信号の周波数は、元のクロック信号の周波数の１／Ｎ倍である。分割器は、様々な用途で使用される。例えば、分周器を使用して、異なるクロック周波数で動作するデバイス内の複数のデバイスまたは複数のエリアにクロック信号を供給したり、エネルギー効率を改善するためクロック周波数を低減することなどに使用され得る。

したがって、データ通信用途のための改善された分周器システムを提供することが望ましい。

いくつかの実施形態に一致して、分周器システムは、分割除数分周器モジュールを含む。分割除数分周器モジュールは、クロック信号を受信し、第１の除数および第２の除数に基づいて出力信号を生成する。クロック信号および出力信号はそれぞれ、それぞれの周波数およびパルス幅によって特徴付けられる矩形波形を有する。出力信号の周波数は、クロック信号の周波数の選択可能な整数分数であり、出力信号の周波数は、第１および第２の除数の和に基づいて選択される。出力信号のパルス幅は、選択可能な整数のクロックサイクルであり、出力信号のパルス幅は、第１の除数および第２の除数のうちの少なくとも１つに基づいて選択される。

いくつかの実施形態に一致して、エンコーダは、入力データに基づいて１つまたは複数の制御信号を決定するプロセッサと、１つまたは複数の制御信号に基づいて出力信号を生成する分周器とを含む。入力データは、出力信号の周波数およびデューティサイクルのうちの少なくとも１つを変化させることによって、出力信号に符号化される。出力信号の周波数は、クロック信号の周波数の整数分数である。

いくつかの実施形態に一致して、方法は、クロック信号を受信することと、第１の除数Ｎ０および第２の除数Ｎ１を受信することと、出力信号を生成することとを含む。出力信号は、クロック信号の周波数の１／（Ｎ０＋Ｎ１）で与えられる周波数と、Ｎ０／（Ｎ０＋Ｎ１）またはＮ１／（Ｎ０＋Ｎ１）で与えられるデューティサイクルとを有する。

図１は、いくつかの実施形態によるエンコーダの簡略図である。 図２は、いくつかの実施形態による、選択可能な周波数およびデューティサイクルを有する分周器の簡略図である。 図３は、いくつかの実施形態による分割除数分周器の簡略図である。 図４は、いくつかの実施形態による分数パルス幅調整器の簡略図である。 図５は、いくつかの実施形態による分周器回路の簡略図である。 図６は、いくつかの実施形態による、入力データを制御信号に変換するための方法の簡略図である。 図７は、いくつかの実施形態による、クロック信号の周波数を分割するための方法７００の簡略図である。

図において、同一の符号を有する要素は、同一または類似の機能を有する。

以下の説明では、本開示と一致するいくつかの実施形態を説明する特定の詳細が示される。しかし、当業者には、いくつかの実施形態は、これらの特定の詳細の一部または全部がなくても実施され得ることが明らかであろう。本明細書に開示される特定の実施形態は、例示的であることを意味するが、限定的ではない。当業者は、本明細書では特に説明しないが、本開示の範囲および精神内にある他の要素を理解することができる。さらに、不必要な繰り返しを避けるために、１つの実施形態に関連して示され、説明された１つ以上の特徴は、特に記載されない限り、または１つ以上の特徴が実施形態を非機能的にする場合、他の実施形態に組み込まれてもよい。

一般に、分周器は、それらが生成する出力信号の特性に関して制限された柔軟性を提供する傾向がある。例えば、いくつかの分周器は、Ｎクロックサイクル毎にパルスを生成し、各パルスは、１クロックサイクルの幅を有する。したがって、出力信号のデューティサイクルは１／Ｎに制約される。他のタイプの分周器は、すべての周波数に対して固定された（例えば、５０％）デューティサイクルを達成することができる。したがって、このような分周器は、与えられた周波数に対して柔軟で選択可能なデューティサイクルが所望される用途にはあまり適していない。さらに、いくつかの分周器は、それらが達成できる出力信号の最大周波数に関して制限される。例えば、いくつかの分周器の最大周波数は、クロック信号の周波数の１／２または１／４倍である。他のタイプの分周器は、達成可能な周波数に関して制限される。例えば、５０％のデューティサイクルを有するいくつかのタイプの分周器は、Ｎが偶数であることを必要とし得る。したがって、選択可能な周波数およびデューティサイクルを有する分周器を提供することが望ましい。さらに、利用可能な周波数に制約を課すことなく（例えば、分周器をＮの偶数値に制約することなく）、柔軟なデューティサイクルを達成する分周器を提供することが望ましい。最後に、高周波出力信号（例えば、クロック周波数の１倍、１／２倍、および／または１／３倍）を提供することができる分周器を提供することが望ましい。これらの望ましい特性の１つまたは複数を達成する分周器は、データ通信用のエンコーダなどの用途において、他のタイプの分周器と比較して改善された性能を提供することができる。

図１は、いくつかの実施形態によるエンコーダ１００の簡略図である。エンコーダ１００は、入力データ１０２を出力信号１０４に符号化する。入力データ１０２は、実質的に任意のタイプのデータのアナログおよび／またはデジタル表現を含むことができる。例えば、入力データ１０２は、英数字データ、バイナリデータ、画像データ、ビデオデータ、オーディオデータ、制御部データなどを含むことができる。出力信号１０４は、振幅、周波数、およびパルス幅（またはデューティサイクル）によって特徴付けられる矩形波形であってもよい。入力データ１０２は、出力信号１０４の振幅、周波数、および／またはパルス幅のうちの１つまたは複数を変化させることによって、出力信号１０４に符号化される。出力信号１０４は、固定振幅矩形波形として示されているが、同様の概念が、他のタイプの出力信号（例えば、可変振幅信号、マルチレベル信号、変調信号（例えば、無線周波数および／または光信号）など）に適用され得ることを理解されたい。

選択可能な周波数およびデューティサイクルを有する分周器１１０は、クロック信号１０６に基づいて出力波形１０４を生成する。いくつかの例では、クロック信号１０６は、固定された振幅および周波数、ならびに５０％のデューティサイクルを有する方形波形であり得る。分周器１１０は、クロック信号１０６の周波数を整数値で分周して、出力波形１０４を生成する（すなわち、出力波形１０４の周波数は、クロック信号１０６の周波数の１／Ｎ倍であり、ここで、除数Ｎは、正の整数である）。いくつかの例では、除数Ｎの値は、１つまたは複数の制約（たとえば、最大値および／または最小値）を受けることができる。例えば、除数Ｎは、分周器１１０の構成に応じて、２または４以上の値に制約されてもよい。

いくつかの実施形態によれば、分周器１１０は、出力信号１０４のデューティサイクルが固定され、周波数が可変である固定デューティサイクルモードで動作することができる。いくつかの実施形態によれば、分周器１１０は、出力信号１０４の周波数が固定され、デューティサイクルが可変である固定周波数モードで動作することができる。いくつかの実施形態によれば、分周器１１０は、出力信号１０４の周波数およびデューティサイクルの両方が可変であるハイブリッドモードで動作することができる。分周器１１０は、１つまたは複数の制御信号１１２に基づいて、出力波形１１０の周波数（すなわち、除数Ｎの値）および／またはデューティサイクルを決定する。

プロセッサ１２０は、入力データ１０２に基づいて制御信号１１２を生成する。いくつかの例では、プロセッサ１２０は、入力データ１０２を制御信号１１２の対応する値にマッピングするためのルックアップテーブル１２２を含むことができる。いくつかの例では、プロセッサ１１０は、エンコーダ１００の速度、信頼性、および／またはセキュリティを向上させるために、入力データ１０２に対して１つまたは複数の動作を実行することができる。例えば、プロセッサ１２０は、入力データ１０２に対して、ソース符号化、チャネル符号化、暗号化、ホワイトニング、圧縮などを実行することができる。いくつかの例では、プロセッサ１２０は、（例えば、時分割多重化、キューイングアルゴリズムなどを使用して）複数の入力データストリームを多重化することができる。

図２は、いくつかの実施形態による、選択可能な周波数およびデューティサイクルを有する分周器２００の簡略図である。図１と一致するいくつかの実施形態によれば、分周器２００は、エンコーダ１００の分周器１２０を実装するために使用されてもよい。そのような実施形態と一致して、制御信号２１０、クロック信号２２０、および出力信号２３０は、一般に、それぞれ、制御信号１１２、クロック信号１０６、および出力信号１０４に対応し得る。しかし、いくつかの例では、分周器２００は、エンコーダ１００とは独立したアプリケーションのために（例えば、データ通信のための情報の符号化以外のアプリケーションのために）使用されてもよい。例えば、分周器２００は、コンピューティングアプリケーションのための構成可能および／または動的に選択可能なクロック波形を提供するために使用され得る。

分割除数分周器２４０は、第１の除数２１１（Ｎ０）および第２の除数２１２（Ｎ１）に基づいてクロック信号２２０の周波数を分割する。分割除数分周器２４０は、周波数およびデューティサイクルによって特徴付けられる分周器出力信号２４２を生成する。分周器出力信号２４２の周波数およびデューティサイクルは、それぞれ、Ｎ０およびＮ１の値に基づいて選択可能である。いくつかの実施形態によれば、分周器出力信号２４２は、（Ｃｌｏｃｋ Ｆｒｅｑｕｅｎｃｙ）／（Ｎ０＋Ｎ１）によって与えられる周波数と、Ｎ１／（Ｎ０＋Ｎ１）によって与えられるデューティサイクルとを有することができる。有利には、与えられた周波数におけるデューティサイクルは、比Ｎ０：Ｎ１によって決定され、したがって除数２１１および２１２の値を変化させることによって選択可能である。対照的に、単一の除数Ｎを有する他のタイプの分周器は、与えられた周波数に対して固定されたデューティサイクルを有するか、または追加の回路（例えば、マルチビットカウンタ）に依存してデューティサイクルを調整することができるが、これはシステムのコストおよび複雑さを増す。いくつかの実施形態によれば、分割除数分周器２４０は、図３を参照して以下でより詳細に説明する非トグル出力信号２４４など、１つまたは複数の追加の出力信号を生成することができる。

いくつかの実施形態によれば、分周器出力信号２４２のパルス幅は、クロックサイクルの整数倍に制約されてもよい。例えば、分周器出力信号２４２のデューティサイクルがＮ１／（Ｎ０＋Ｎ１）によって与えられた場合、分周器出力信号２４２の対応するパルス幅は、クロックサイクルのＮ０倍によって与えられ、ここで、Ｎ０は整数値である。Ｎ０とＮ１の和が奇数である場合、５０％のデューティサイクルをもたらすＮ０の値は存在しない。しかし、いくつかの用途では、Ｎ０とＮ１の和が奇数である場合でも、５０％のデューティサイクルが望ましいことがある。

これらの制約に対処するために、分数パルス幅調整器２５０を使用して、分周器出力信号２４２のパルス幅をクロックサイクルの分数だけ調整することができる。いくつかの例では、分数パルス幅調整器２５０は、Ｎ０とＮ１の任意の組合せ（Ｎ０とＮ１の和が奇数である組合せを含む）に対して５０％のデューティサイクルが達成可能であるように、クロックサイクルの半分だけパルス幅を調整（例えば、延長または短縮）することが可能であり得る。いくつかの例では、分数パルス幅調整器２５０は、出力信号２３０のデューティサイクルが連続範囲内で選択可能であるように、クロックサイクルの任意の分数だけパルス幅を調整することが可能であり得る。図２に示すように、分数パルス幅調整器２５０は、調整器制御信号２１３によって制御される。調整器制御信号２１３は、ブール型のイネーブル／ディセーブル信号、所望の分数調整を示す数値、パルス幅が長くされるか短くされるかを制御する極性表示子などを含むことができる。

いくつかの実施形態によれば、分周器出力信号２４２の周波数は、最大周波数制約を受けることがある。例えば、いくつかの実施形態によれば、Ｎ０およびＮ１の値は、それぞれ、２以上の値に制約されてもよい。そのような実施形態と一致して、分周器出力信号２４２の最大周波数は、クロック信号２２０の周波数の１／４倍であってもよい。しかし、いくつかの用途では、より高い周波数（例えば、クロック信号２２０の周波数の１／１、１／２、および／または１／３倍）が望ましい場合がある。

この制約に対処するために、高周波バイパスモジュール２６０を使用して、分周器２００の１つまたは複数の段をバイパスして、分割除数分周器２４０の最大周波数よりも高い周波数波形を提供することができる。例えば、高周波バイパスモジュール２６０は、１の除数を達成するために、クロック信号２２０を出力信号２３０に直接渡すことができる。別の例では、高周波バイパスモジュール２６０は、２または３の除数を達成するために、非トグル出力信号２４４を出力信号２３０および／または分数パルス幅調整器２５０に渡すことができる。いくつかの実施形態によれば、高周波バイパスモジュール２６０は、１つまたは複数のバイパス回路スイッチ、セレクタ、マルチプレクサ、および／または同様のものを使用して実装され得る。図２に示すように、高周波バイパスモジュール２６０は、バイパス制御信号２１４によって制御される。バイパス制御信号２１４は、イネーブルまたはディスエーブルするための１つまたは複数のバイパス制御信号２１４を含むことができる。１つまたは複数のバイパス制御信号２１４は、１分周バイパスモジュール２５０がイネーブルかどうかを決定するために使用される。例えば、バイパス制御信号２１４は、ブール型のイネーブル／ディスエーブル信号を含むことができる。

図３は、いくつかの実施形態による分割除数分周器３００の簡略図である。図１〜図２と一致するいくつかの実施形態によれば、分割除数分周器を使用して、エンコーダ１００の分周器１１０および／または分周器２００の分割除数分周器２４０を実装することができる。そのような実施形態に一致して、クロック信号３１０、分周器出力信号３２０、第１の除数３３２（Ｎ０）、および第２の除数３３４（Ｎ１）は、それぞれ、クロック信号２２０、分周器出力信号２４２、第１の除数２１１、および第２の除数２１２に概して対応し得る。

マルチプレクサ３４０は、分周器出力信号３２０を制御入力として使用して、第１の除数３３２と第２の除数３３４との間で選択する。除数３３６（Ｎ２）は、第１の除数３３２および第２の除数３３４のうちの選択された１つの値に設定される。除算器出力信号３２０がローであるとき、除数３３６の値は、第１の除数３３２の値に設定される（すなわち、Ｎ ＝ Ｎ０）。除算器出力信号３２０がハイであるとき、除数３３６の値は、第２の除数３３４の値に設定される（すなわち、Ｎ ＝ Ｎ１）。前述のように、Ｎ０、Ｎ１、およびＮ２は整数値であり、適切なアナログおよび／またはデジタルフォーマットで表すことができる。Ｎ０、Ｎ１、およびＮ２は、それぞれ、単一のワイヤ上で直列に、複数のワイヤ上で並列に、および／またはそれらの組合せで送信され得る。

整数分周器３５０は、クロック周波数をＮ２で分周して、クロック信号３１０の周波数の１／Ｎ２倍の周波数を有す非トグル出力信号３５２を生成する。一般に、整数分周器３５０は、その状態を変化させるか、またはＮ２クロックサイクル毎にパルスを生成する任意の回路またはカウンタを含み得る。いくつかの実施形態によれば、非トグル出力信号は、１／Ｎ２のデューティサイクルに対応する１クロックサイクルのパルス幅を有することができる。すなわち、Ｎ２クロックサイクル毎に、整数分周器３５０は、１クロックサイクルの幅を有するパルスを生成する。そのような実施形態と一致して、Ｎ２を１に設定すると、非トグル出力信号３５２が１００％のデューティサイクルを有するようになるので、Ｎ２の最小値は２であってもよい。

フリップフロップ３６０は、非トグル出力信号３５２を受信し、分周器出力信号３２０を生成する。フリップフロップ３６０は、非トグル出力信号３５２の各ローからハイへの遷移において、分周器出力信号３２０の値をトグルするように構成される。図３に示すように、フリップフロップ３６０は、Ｑバー出力ノードがＤ入力ノードに接続されてトグル動作を達成するＤフリップフロップのようなトグルフリップフロップとして構成される。いくつかの実施形態によれば、他のタイプのフリップフロップ（例えば、Ｔフリップフロップ）および／または入力信号に基づいて論理状態を交互にする他の回路トポロジを使用して、同様のまたは同じトグル動作を達成することができる。

図３に示す構成では、非トグル出力信号３５２は、分周器出力信号３２０がハイである場合にはＮ０クロックサイクル毎に、分周器出力信号３２０がローである場合にはＮ１クロックサイクル毎に、ローからハイへの遷移を受ける。したがって、分周器出力信号３２０は、Ｎ０クロック信号に対してハイであり、Ｎ１クロックサイクルに対してローである。すなわち、分周器出力信号３２０の周期１フルサイクルはＮ０＋Ｎ１クロックサイクルであり、パルス幅はＮ１クロックサイクルである。これは、（Ｃｌｏｃｋ Ｆｒｅｑｕｅｎｃｙ）／（Ｎ０＋Ｎ１）の周波数およびＮ１／（Ｎ０＋Ｎ１）のデューティサイクルに対応する。Ｎ０およびＮ１はそれぞれ２以上に制約されるので、分周器出力信号３２０の最大周波数はクロック信号３１０の周波数の１／４倍である。

いくつかの実施形態によれば、１つ以上の信号は、上記の議論に対して反転されてもよい。例えば、整数分周器３５０は、パルスを生成した後にＮ２の次の値をロードするのではなく、パルスを生成する前にＮ２の次の値をロードすることができ、これにより、分周器出力信号３２０は、Ｎ０クロック信号に対してハイになり、Ｎ１クロックサイクルに対してローになる。したがって、いくつかの実施形態では、分周器出力信号３２０のデューティサイクルがＮ１／（Ｎ０＋Ｎ１）ではなく、Ｎ０／（Ｎ０＋Ｎ１）によって与えられてもよい。

図４は、いくつかの実施形態による分数パルス幅調整器４００の簡略図である。図１〜図３と一致するいくつかの実施形態によれば、分数パルス幅調整器４００は、分周器２００の分数パルス幅調整器２５０を実施するために使用されてもよい。そのような実施形態と一致して、分周器出力信号４１０、出力信号４２０、およびクロック信号４３０は、それぞれ、分周器出力信号２４２、出力信号２３０、およびクロック信号２２０に一般的に対応し得る。任意選択で、分周器出力信号４１０をクロック信号４３０と再整列させることによって、分周器出力信号４１０の遅延（例えば、回路の前段のゲート遅延）を補償するために、フリップフロップ４１２が設けられる。いくつかの実施形態によれば、分数パルス幅調整器４００を選択的に使用して、分周器出力信号４１０のパルス幅をクロックサイクルの半分だけ長くすることができる。

フリップフロップ４４０は、分周器出力信号４１０からクロックサイクルの半分だけオフセットされた遅延信号４４２を生成する。図４に示すように、フリップフロップ４４０は、Ｄ入力ノードで分周器出力信号４１０を受け取り、クロック入力ノードでクロック信号４３０の反転バージョンを受け取り、Ｑ出力ノードで遅延信号４４２を出力するＤフリップフロップとして構成される。いくつかの実施形態によれば、他のタイプのフリップフロップおよび／または他の回路トポロジを使用して、同様のまたは同じ遅延挙動を達成することができる。図４に示すように、フリップフロップ４４０は、分周器出力信号４１０に対して固定された（半クロックサイクル）遅延を有する遅延信号４４２を生成する。しかし、様々な実施形態では、遅延は、調整可能であってもよく、および／またはクロックサイクルの半分以外の分数として固定されてもよいことを理解されたい。

ＯＲゲート４５０は、分周器出力信号４１０および遅延信号４４２にブール型ＯＲ演算を行い、拡張パルス信号４５２を生成する。遅延信号４４２は分周器出力信号４１０の遅延バージョンであるため、ＯＲ動作は、延長パルス信号４５２が、遅延量（例えば、クロックサイクルの半分）だけ分周器出力信号４１０のパルス幅よりも大きいパルス幅を有するようにする。いくつかの実施形態によれば、ＯＲ演算に加えて、および／またはその代わりに、１つ以上の他のブール演算（例えば、ＡＮＤ、ＸＯＲ、ＮＡＮＤ、ＮＯＲなど）を実行してもよい。例えば、ＡＮＤ演算を実行すると、分周器出力信号４１０のパルス幅は、遅延量（例えば、クロックサイクルの半分）だけ減少する。

マルチプレクサ４６０は、分周器出力信号４１０および拡張パルス信号４５２の一方を出力信号４２０に接続する。マルチプレクサ４６０は、ブール型のイネーブル信号４６２によって制御される。図２と一致するいくつかの実施形態によれば、イネーブル信号４６２は、調整器制御信号２１３に対応し得る。イネーブル信号４６２がハイであるとき、出力信号４２０は拡張パルス信号４５２に対応する。イネーブル信号４６２がローであるとき、出力信号４２０は分周器出力信号４１０に対応する。いくつかの実施形態によれば、マルチプレクサ４６０は、２つ以上の入力の中から出力信号４２０を選択することができる。例えば、マルチプレクサ４６０は、元の信号（例えば、分周器出力信号４１０）、クロックサイクルの様々な分数だけ元の信号よりも広いパルス幅を有する１つ以上の信号（例えば、拡張パルス信号４５２）、および／またはクロックサイクルの様々な分数だけ元の信号よりも狭いパルス幅を有する１つ以上の信号の中から選択することができる。

図５は、いくつかの実施形態による分周回路５００の簡略図である。分周回路５００は、クロック信号５０４と、第１の除数５０６（Ｎ０）および第２の除数５０８（Ｎ１）を含む１つまたは複数の制御信号とに基づいて、出力信号５０２を生成する。図１〜４と一致するいくつかの実施形態によれば、分周回路５００は、エンコーダ１００の分周器１１０および／または分周器２００を実装するために使用されてもよい。そのような実施形態に一致して、分周回路５００は、分割除数分周器サブ回路５１０および分数パルス幅調整器サブ回路５２０を含むことができ、それらは、それぞれ分割除数分周器３００および分数パルス幅調整器４００のインスタンスに概して対応する。分数パルス幅調整器サブ回路５２０は、ブール型のイネーブル／ディスエーブル信号５２２（「ａｄｊｕｓｔ」とラベル付けされている）によって制御される。

一対のマルチプレクサ５３０および５４０は、分周器５００にオプションの高周波バイパス機能を提供し、一般に、分周器２００の高周波バイパスモジュール２６０に対応することができる。マルチプレクサ５３０は、バイパス制御信号５３２（「ｄｉｖ２ｏｒ３」とラベル付けされている）に基づいて、分割除数分周器サブ回路５１０からの非トグル出力信号を選択的に選択する。例えば、マルチプレクサ５３０は、Ｎ０およびＮ１の値がそれぞれ２または３に設定されるときにイネーブルされ得、それによって、出力信号５０２の周波数を、それぞれ、クロック周波数の１／２または１／３倍に設定する。同様に、マルチプレクサ５４０は、任意選択で、バイパス制御信号５４２（「ｄｉｖ１」とラベル付けされている）に基づいて、クロック信号５０４を出力信号に直接渡す。例えば、マルチプレクサ５４０は、出力信号５３２の周波数をクロック信号５０４の周波数に等しく設定することで、イネーブルされることができる。

いくつかの実施形態によれば、分周回路５００は、Ｎ０、Ｎ１、ｄｉｖ２ｏｒ３、ａｄｊｕｓｔ、および／またはｄｉｖ１を含む１つまたは複数の制御信号の状態に基づいて、情報を出力信号５０４に符号化するために使用され得る。例えば、符号化される情報は、シンボルまたはシンボルのシーケンスを含むことができる。シンボルまたはシンボルのシーケンスに基づいて、プロセッサ１２０などのプロセッサは、以下の表１に基づいて１つまたは複数の制御信号の状態を動的に設定することができる。いくつかの実施形態によれば、ルックアップテーブル１２２などのプロセッサのルックアップテーブルに、表１を投入することができる。表１は、分周回路５００の固定デューティサイクル動作モードに対応する。表１に示すように、周波数（すなわち除数）が符号化されるシンボルに応じて変化する間、出力信号５０２のデューティサイクルは固定されたまま（例えば、５０％および／または別の固定値に）である。

あるいは、またはさらに、分周回路５００は、固定周波数動作モードで動作されてもよい。固定周波数動作モードでは、除数は固定されたままであるが、出力信号５０２のデューティサイクルは、以下の表２に示すように、符号化されるシンボルに応じて変化する。

いくつかの実施形態によれば、分周回路５００は、出力信号５０２の周波数およびデューティサイクルの両方が、符号化されるシンボルに応じて変化するハイブリッド動作モードで動作することができる。

図６は、いくつかの実施形態による、入力データを制御信号に変換するための方法６００の簡略図である。図１〜図５に一致するいくつかの実施形態によれば、方法６００は、分周器１１０などの分周器に通信可能に接続されたプロセッサ１２０などのプロセッサによって実行され得る。

工程６１０では、入力データ１０２などの入力データが受信される。入力データは、実質的に任意のタイプのデータのアナログおよび／またはデジタル表現を含むことができる。例えば、入力データは、英数字データ、バイナリデータ、画像データ、ビデオデータ、オーディオデータ、制御部データなどを含むことができる。いくつかの実施形態によれば、入力データは、シンボルおよび／またはシンボルのシーケンスまたはストリームとして表されてもよい。

工程６２０では、入力データに基づいて１つまたは複数の制御信号が決定される。１つまたは複数の制御信号は、分周器の出力信号の周波数およびデューティサイクルを決定するために使用される。いくつかの実施形態によれば、１つまたは複数の制御信号は、ルックアップテーブル１２２などのルックアップテーブル、および／またはシンボルと制御信号との間のマッピングを格納する任意の他のタイプのデータ構造を使用して決定され得る。いくつかの実施形態によれば、１つまたは複数の制御信号は、ルックアップテーブルを使用することなく、シンボルを制御信号にマッピングするためのアルゴリズムなど、他の手段によって決定され得る。いくつかの実施形態によれば、１つまたは複数の制御信号は、第１の除数２１１などの第１の除数Ｎ０と、第２の除数Ｎ１と、第２の除数２１２とを含むことができる。Ｎ０およびＮ１は、出力信号の周波数および／またはデューティサイクルを決定するために使用される整数値であってもよい。いくつかの実施形態によれば、１つまたは複数の制御信号は、出力信号の分数パルス幅調整を決定するために使用される、調整器制御信号２１３などの調整器制御信号を含むことができる。いくつかの実施形態によれば、１つまたは複数の制御信号は、分周器の１つまたは複数の段をバイパスすべきかどうかを判定するために使用される、バイパス制御信号２１４などの１つまたは複数のバイパス制御信号を含むことができる。

いくつかの実施形態によれば、工程６２０で決定される１つまたは複数の制御信号の値は、動作モードに依存し得る。例えば、固定デューティサイクルモードでは、１つまたは複数の制御信号は、入力データに基づいて出力信号の周波数を変化させながら、固定デューティサイクルを維持するように選択される。固定デューティサイクルモードでは、調整器制御信号は、Ｎ０とＮ１の和が奇数である場合にハイであり、Ｎ０とＮ１の和が偶数である場合にローであり得る。固定周波数モードでは、１つまたは複数の制御信号は、入力データに基づいて出力信号のデューティサイクルを変化させながら、固定周波数を維持するように選択される。固定周波数モードでは、Ｎ０とＮ１の和は固定値であってもよく、一方、比Ｎ０：Ｎ１は所望のデューティサイクルを達成するように変化する。ハイブリッドモードでは、出力信号のデューティサイクルおよび周波数の両方が、入力データに基づいて変化し得る。

工程６３０では、１つまたは複数の制御信号が分周器に送られる。１つ以上の制御信号は、任意の適切なフォーマットで送信されてもよい。例えば、Ｎ０およびＮ１は、デジタル整数値として送られてもよい。調整器制御信号は、ブール型のイネーブル／ディスエーブル信号、所望の分数パルス幅調整の数値表現などとすることができる。バイパス制御信号は、１つまたは複数のブール型のイネーブル／ディスエーブル信号を含むことができる。

図７は、いくつかの実施形態による、クロック信号の周波数を分割するための方法７００の簡略図である。図１〜図６に一致するいくつかの実施形態によれば、方法７００は、制御信号１１２などの１つまたは複数の制御信号に基づいて、分周器１１０などの分周器によって実行され得る。

プロセス７１０では、クロック信号１０６などのクロック信号、および１つまたは複数の制御信号が受信される。図６と一致するいくつかの実施形態によれば、受信された制御信号は、工程６３０で送信された１つまたは複数の制御信号を含むことができる。いくつかの例では、クロック信号は、固定された振幅および周波数、ならびに５０％のデューティサイクルを有する方形波形であってもよい。例えば、クロック信号は、発振器および／またはタイマ回路を使用して生成されてもよい。

プロセス７２０では、１つまたは複数の制御信号に基づいて、分割された出力信号が生成される。分周された出力信号は、クロック信号の周波数の整数分数である選択可能な周波数と、選択可能なデューティサイクルとを有する。選択可能な周波数およびデューティサイクルは、１つまたは複数の制御信号に基づいて選択される。例えば、制御信号が第１および第２の除数Ｎ０およびＮ１を含む場合、分周された出力信号の周波数は、クロック周波数の１／Ｎ倍であってもよく、デューティサイクルは、Ｎ０／ＮまたはＮ１／Ｎであってもよい。ここで、Ｎは、Ｎ０およびＮ１の和である。いくつかの実施形態によれば、Ｎ０およびＮ１はそれぞれ２以上であり、この場合、Ｎの最小値は４である。すなわち、分周出力信号の最大周波数は、クロック信号の周波数の１／４倍であってもよい。

工程７３０では、分割された出力信号のパルス幅が、１つまたは複数の制御信号に基づいて分数的に調整される。例えば、制御信号は、分数パルス幅調整器２５０のような分数パルス幅調整器をイネーブル又はディスエーブルする調整器制御信号を含むことができる。いくつかの実施形態によれば、分周された出力信号のパルス幅は、クロックサイクルの整数倍に制約される。方法７００を使用して達成され得るデューティサイクルの範囲を拡大するために、分割された出力信号のパルス幅は、分数的に調整され得る。例えば、パルス幅は、クロックサイクルの半分だけ長くされても短くされてもよい。パルス幅を分数的に調整することの１つの利点は、Ｎ０とＮ１の和が奇数である場合でも、５０％のデューティサイクルを達成することができることである。

工程７４０では、方法７００の工程のうちの１つまたは複数は、１つまたは複数の制御信号に基づいてクロック信号の周波数を１、２、または３で分周するためにバイパスされる。例えば、制御信号は、１つまたは複数の対応するバイパススイッチ、セレクタ、マルチプレクサ、および／または同様のものをイネーブルまたはディスエーブルする１つまたは複数のバイパス制御信号を含むことができる。例えば、クロック信号を１で分周するために、工程７２０及び７３０の各々はバイパスされ、クロック信号はバイパス回路を用いて出力信号に直接渡される。クロック信号を２または３で分周するために、工程７２０中に生成された最終分周出力信号ではなく、非トグル出力信号２４４のような、工程７２０中に生成された中間信号を選択することができる。

エンコーダ１００および／またはプロセッサ１２０などのプロセッサのいくつかの例は、１つまたは複数のプロセッサ（たとえば、プロセッサ１２０）によって実行されると、１つまたは複数のプロセッサに方法６００および／または７００のプロセスを実行させることができる実行可能コードを含む非一時的な有形の機械可読媒体を含むことができる。方法６００および／または７００のプロセスを含み得る機械可読媒体のいくつかの一般的な形態は、例えば、フロッピーディスク、フレキシブルディスク、ハードディスク、磁気テープ、任意の他の磁気媒体、ＣＤ-ＲＯＭ、任意の他の光学媒体、パンチカード、紙テープ、穴のパターンを有する任意の他の物理媒体、ＲＡＭ、ＰＲＯＭ、ＦＬＡＳＨ−ＥＰＲＯＭ、任意の他のメモリチップあるいはカートリッジ、および／またはプロセッサあるいはコンピュータが読むのに適した任意の他の媒体である。

例示的な実施形態が示され、説明されたが、広範囲の修正、変更、および置換が、前述の開示において考えられ、いくつかの例において、実施形態のいくつかの特徴は、他の特徴の対応する使用なしに採用されてもよい。当業者は、多くの変形、代替、および修正を認識するであろう。したがって、本発明の範囲は、以下の特許請求の範囲によってのみ限定されるべきであり、特許請求の範囲は、広く、本明細書に開示される実施形態の範囲と一致するように解釈されることが適切である。

１００ エンコーダ
１０２ 入力データ
１０４、２３０、４２０、５０２ 出力信号
１０６、２２０、３１０、４３０、５０４ クロック信号
１１０、２００ 分周器
１２２ ルックアップテーブル
２１０ 制御信号
２１１、３３２、５０６ 第１の除数
２１２、３３４、５０８ 第２の除数
２１３ 調整器制御信号
２１４ バイパス制御信号
２４０、３００ 分割除数分周器
２４２、３２０、４１０ 分周器出力信号
２４４、３５２ 非トグル出力信号
２５０、４００ 分数パルス幅調整器
２６０ 高周波バイパスモジュール
３３６ 除数
３４０、４６０、５３０、５４０ マルチプレクサ
３５０ 整数分周器
３６０、４１２、４４０ フリップフロップ
４５０ ＯＲゲート
４５２ 拡張パルス信号
４６２ イネーブル信号
５１０ 分割除数分周器サブ回路
５２０ 分数パルス幅調整器サブ回路
５２２ イネーブル／ディスエーブル信号
５３２ バイパス制御信号

Claims (20)

1. クロック信号を受信し、第１の除数および第２の除数に基づいて出力信号を生成し、前記クロック信号および前記出力信号の各々は、それぞれの周波数およびパルス幅によって特徴付けられる矩形波形である分割除数分周器モジュールを有し、
   前記出力信号の前記周波数は、前記クロック信号の前記周波数の選択可能な整数分数であり、前記出力信号の前記周波数は、前記第１および第２の除数の和に基づいて選択され、
   前記出力信号の前記パルス幅は、選択可能な整数のクロックサイクルであり、前記出力信号の前記パルス幅は、前記第１の除数および前記第２の除数のうちの少なくとも１つに基づいて選択される、分周器システム。
2. 請求項１に記載の分周器システムにおいて、
   前記出力信号の前記周波数は、前記クロック信号の前記周波数の１／Ｎ倍であり、
   前記Ｎは、前記第１および第２の除数の和である、分周器システム。
3. 請求項１に記載の分周器システムにおいて、
   前記出力信号の前記パルス幅は、Ｎ０またはＮ１クロックサイクルであり、
   前記Ｎ０および前記Ｎ１は、それぞれ、前記第１および第２の除数である、分周器システム。
4. 請求項１に記載の分周器システムにおいて、
   前記分割除数分周器モジュールは、
   制御入力に基づいて前記第１および第２の除数の間で選択するように構成され、前記制御入力は前記分割除数分周器モジュールの前記出力信号に接続されるセレクタモジュールと、
   前記Ｎ２クロックサイクル毎にパルスを生成するように構成され、前記Ｎ２は、セレクタモジュールによって選択された前記第１および前記第２の除数のうちの１つに設定される整数分周器と、
   前記整数分周器によって生成された前記パルスの各ローからハイまたはハイからローへの遷移で前記出力信号をトグルするように構成されたトグルモジュールと、
   を有する、分周器システム。
5. 請求項４に記載の分周器システムにおいて、
   前記セレクタモジュールは、マルチプレクサを含む、分周器システム。
6. 請求項４に記載の分周器システムにおいて、
   前記トグルモジュールは、フリップフロップを含む、分周器システム。
7. 請求項１に記載の分周器システムにおいて、
   前記出力信号の前記パルス幅を、調整器制御信号に基づいてクロックサイクルの分数だけ調整する分数パルス幅調整器モジュールをさらに備える、分周器システム。
8. 請求項７に記載の分周器システムにおいて、
   前記分数パルス幅調整器モジュールは、前記出力信号の前記パルス幅をクロックサイクルの半分だけ長くするか、または短くする、分周器システム。
9. 請求項８に記載の分割器システムにおいて、
   前記調整器制御信号は、前記第１および第２の除数の和が奇数の場合にハイであり、前記第１および第２の除数の和が偶数である場合にローであるブール型のイネーブル／ディセーブル信号である、分周器システム。
10. 請求項８に記載の分周器システムにおいて、
    前記分数パルス幅調整器モジュールは、
    反転バージョンの前記クロック信号をクロック入力ノードで受信し、前記分割除数分周器モジュールの前記出力信号をＤ入力ノードで受信するフリップフロップ回路と、
    前記分割除数分周器モジュールの前記出力信号および前記フリップフロップ回路の第２の出力信号に基づいて論理演算を実行するブール論理ゲートと、
    を有する、分周器システム。
11. 請求項１０に記載の分周器システムにおいて、
    前記論理演算は、ＡＮＤ、ＯＲ、ＮＡＮＤ、およびＮＯＲからなる群から選択される、分周器システム。
12. 請求項１に記載の分周器システムにおいて、
    前記分周器システムの１つ以上の部分をバイパスして、前記出力信号の前記周波数を前記分割除数分周器の最大周波数よりも高く増加させる高周波バイパスモジュールをさらに備える、分周器システム。
13. 請求項１２に記載の分周器システムにおいて、
    前記分割除数分周器の前記最大周波数は、前記クロック信号の前記周波数の１／４倍である、分周器システム。
14. 入力データに基づいて１つまたは複数の制御信号を決定するプロセッサと、
    前記１つまたは複数の前記制御信号に基づいて出力信号を生成し、前記入力データは、前記出力信号の周波数およびデューティサイクルのうちの少なくとも１つを変化させることによって前記出力信号に符号化される分周器と、
    を有し、
    前記出力信号の前記周波数は、クロック信号の周波数の整数分数である、エンコーダ。
15. 請求項１４に記載のエンコーダにおいて、
    前記エンコーダは、前記出力信号の前記デューティサイクルが固定され、前記出力信号の前記周波数が前記入力データに基づいて変化する固定デューティサイクルモードで動作する、エンコーダ。
16. 請求項１４に記載のエンコーダにおいて、
    前記エンコーダは、前記出力信号の前記周波数が固定され、前記出力信号の前記デューティサイクルが前記入力データに基づいて変化する固定周波数モードで動作する、エンコーダ。
17. 請求項１４に記載のエンコーダにおいて、
    前記エンコーダは、前記出力信号の前記周波数および前記デューティサイクルの両方が前記入力データに基づいて変化するハイブリッドモードで動作する、エンコーダ。
18. 請求項１４に記載のエンコーダにおいて、
    前記プロセッサは、ルックアップテーブルを使用して前記１つまたは複数の前記制御信号を決定するエンコーダ。
19. クロック信号を受信し、
    第１の除数Ｎ０および第２の除数Ｎ１を受信し、
    出力信号を生成し、
    前記出力信号は、前記クロック信号の周波数の１／（Ｎ０＋Ｎ１）倍で与えられる周波数と、Ｎ０／（Ｎ０＋Ｎ１）またはＮ１／ （Ｎ０＋Ｎ１）で与えられるデューティサイクルとを有する方法。
20. 請求項１９に記載の方法において、
    前記出力信号のパルス幅を、クロックサイクルの整数分数だけ調整することを更に含む、方法。