JP2019016996A - Digital signal processor - Google Patents
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Abstract
Description
本発明は、ΔΣ変調を利用したデジタル信号処理装置に関する。 The present invention relates to a digital signal processing apparatus using ΔΣ modulation.
デジタル無線機などに使用される、非線形アンプで線形信号を高効率に表現する技術として、ＬＩＮＣ（Ｌｉｎｅａｒ Ａｍｐｌｉｆｉｃａｔｉｏｎ ｗｉｔｈ Ｎｏｎｌｉｎｅａｒ Ｃｏｍｐｏｎｅｎｔｓ）による飽和増幅器を用いて線形増幅を行うものや、位相制御型の直交変調器を用いて線形増幅を行うものなどが知られている。位相制御型直交変調方式は、ＬＩＮＣ方式の課題であった低振幅時のスプリアスが解消可能であるものの、Ｄ／Ａコンバータによって回路規模が大きくなるという課題があった。また、ＬＩＮＣ方式および位相制御型直交変調方式に共通の課題として、広帯域に対応できないというものがある。これは、送信周波数でスイッチングするため、送信周波数を大きく変えた場合にＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）を切り替える必要があるためである。 As a technology for expressing linear signals with high efficiency using nonlinear amplifiers used in digital radios, etc., linear amplification using a linear amplifier with LINC (Linear Amplification with Nonlinear Components) or phase-controlled quadrature modulation A device that performs linear amplification using a device is known. Although the phase control type quadrature modulation method can eliminate spurious at the time of low amplitude, which was a problem of the LINC method, there is a problem that the circuit scale is increased by the D / A converter. Another problem common to the LINC method and the phase control type quadrature modulation method is that it cannot cope with a wide band. This is because switching is performed at the transmission frequency, and therefore it is necessary to switch an LPF (Low Pass Filter) when the transmission frequency is greatly changed.
このようなＬＩＮＣ方式および位相制御型直交変調方式の課題を解決するデジタル信号処理装置の１つとして、ΔΣ変調器が知られている（例えば、特許文献１参照）。このΔΣ変調器は、例えば、図１０（ａ）に示すΔΣ変調器１００のような回路構成であり、主としてループフィルタ回路１０１と、量子化器１０２とを備え、入力信号Ｕ（ｚ）が入力され、振幅情報が特定のサンプリング空間の時間軸方向へ展開されて離散時間信号の密度で表現された離散信号である出力信号Ｖ（ｚ）が出力されるように構成されている。 A ΔΣ modulator is known as one of digital signal processing apparatuses that solve the problems of the LINC method and the phase control quadrature modulation method (for example, see Patent Document 1). This ΔΣ modulator has, for example, a circuit configuration like the ΔΣ modulator 100 shown in FIG. 10A, and mainly includes a loop filter circuit 101 and a quantizer 102, and receives an input signal U (z). Then, the amplitude information is expanded in the time axis direction of a specific sampling space, and an output signal V (z) that is a discrete signal expressed by the density of the discrete time signal is output.
ループフィルタ回路１０１は、入力信号Ｕ（ｚ）が入力されるとともに、量子化器１０２から出力された出力信号Ｖ（ｚ）がフィードバック入力されて減算処理等を行うための回路構成であり、ループフィルタ回路１０１から出力される信号Ｙ（ｚ）が量子化器１０２へ入力されるように構成されている。このループフィルタ回路１０１は、例えば、遅延素子や減算器のような素子により構成されている。量子化器１０２は、ループフィルタ回路１０１の出力側に接続され、ループフィルタ回路１０１から出力される信号Ｙ（ｚ）が入力されるように構成されるとともに、出力信号Ｖ（ｚ）を出力し、その出力側にループフィルタ回路１０１が接続されてフィードバック入力されるように構成されている。 The loop filter circuit 101 has a circuit configuration for performing a subtraction process or the like by receiving the input signal U (z) and the feedback of the output signal V (z) output from the quantizer 102. The signal Y (z) output from the filter circuit 101 is configured to be input to the quantizer 102. The loop filter circuit 101 is configured by elements such as a delay element and a subtracter, for example. The quantizer 102 is connected to the output side of the loop filter circuit 101, is configured to receive the signal Y (z) output from the loop filter circuit 101, and outputs the output signal V (z). The loop filter circuit 101 is connected to the output side so that feedback is input.
このようなΔΣ変調器１００の入力信号Ｕ（ｚ）の例を、図１０（ｂ）の波形Ｌ１１に示し、出力信号Ｖ（ｚ）の例を、図１０（ｃ）に示す。このΔΣ変調器１００は、図１０（ｃ）に示す出力信号Ｖ（ｚ）のように、振幅情報を時間軸方向へ展開して離散時間信号の密度で制御することが可能であり、また、ノイズを帯域外に押しやるノイズシェービングの機能も有している。そして、高効率で低振幅時のスプリアスを解消することが可能であり、入力信号の広帯域化も可能にする変調器である。 An example of such an input signal U (z) of the ΔΣ modulator 100 is shown in the waveform L11 of FIG. 10B, and an example of the output signal V (z) is shown in FIG. 10C. The delta-sigma modulator 100 can develop amplitude information in the time axis direction and control it with the density of the discrete-time signal, like an output signal V (z) shown in FIG. It also has a noise shaving function that pushes noise out of the band. In addition, the modulator can eliminate spurious at high amplitude with low efficiency, and can also widen the input signal.
しかしながら、このようなΔΣ変調器１００を用いて実用的な精度、すなわち電波法等の規定を遵守できる程度の精度で信号処理を行うには、出力信号の周波数の数倍〜数百倍のサンプリング周波数で動作させる必要があり、このような高速な処理を行うための構成を実現することが課題となっていた。 However, in order to perform signal processing with such a ΔΣ modulator 100 with practical accuracy, that is, accuracy sufficient to comply with regulations such as the Radio Law, sampling of several to several hundred times the frequency of the output signal is required. It is necessary to operate at a frequency, and it has been a problem to realize a configuration for performing such high-speed processing.
また、閉ループ構造を有するフィルタ回路を高速化する技術として、Ｓｃａｔｔｅｒｅｄ Ｌｏｏｋ−Ａｈｅａｄが知られている（例えば、非特許文献１参照）。このＳｃａｔｔｅｒｅｄ Ｌｏｏｋ−Ａｈｅａｄは、閉ループ構造を有するフィルタ回路を高速演算するためのパイプラインフィードバック処理の１つである。 Further, Scattered Look-Ahead is known as a technique for speeding up a filter circuit having a closed loop structure (see, for example, Non-Patent Document 1). This Scattered Look-Ahead is one of pipeline feedback processing for high-speed operation of a filter circuit having a closed loop structure.
一般に、信号処理システムを高速化するには、回路を並列化して一度に大量の演算を実行する手法が用いられている。しかし、ΔΣ変調器は閉ループ構造を有しているため、並列化が困難である。これは、閉ループ回路ではある時刻ｔの出力信号Ｖ（ｔ）が離散時間ステップΔｔ前の出力Ｖ（ｔ−Δｔ）に依存し、１ステップ時刻前の出力結果が確定しない限り出力が得られないためである。そのため、閉ループ回路内の遅延をいかに小さくするかが課題であった。 In general, in order to increase the speed of a signal processing system, a technique of parallelizing circuits and executing a large amount of operations at a time is used. However, since the ΔΣ modulator has a closed loop structure, parallelization is difficult. This is because, in a closed loop circuit, the output signal V (t) at a certain time t depends on the output V (t−Δt) before the discrete time step Δt, and no output can be obtained unless the output result before one step time is determined. Because. Therefore, how to reduce the delay in the closed loop circuit has been a problem.
そこで本発明は、ΔΣ変調のループ処理に伴うレイテンシを抑制し、信号処理の高速化を実現したデジタル信号処理装置を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a digital signal processing apparatus that suppresses latency associated with ΔΣ modulation loop processing and realizes high-speed signal processing.
上記課題を解決するために、請求項１に記載の発明は、入力された信号を所望のビット数の離散信号に変換する量子化器を備えたデジタル信号処理装置であって、入力信号が入力され、所定の演算が行われて出力される第１の演算結果信号が前記入力信号と合成されて第１の合成信号が出力されるフィードフォワード処理部と、前記量子化器に入力される信号がフィードバック入力され、所定の演算が行われて出力される第２の演算結果信号が前記第１の合成信号と合成されて第２の合成信号が出力される第１のフィードバック処理部と、前記量子化器から出力される出力信号がフィードバック入力され、前記出力信号の出力パターンの全てについて予め所定の演算が行われた演算結果である複数種類の第３の演算結果信号が記憶された記憶素子を備え、前記出力信号に対応する前記第３の演算結果信号が前記記憶素子から読み出されて出力され、出力された前記第３の演算結果信号が前記第２の合成信号と合成されて前記量子化器に入力される第３の合成信号が出力される第２のフィードバック処理部と、を備えたことを特徴とする。 In order to solve the above-mentioned problem, the invention described in claim 1 is a digital signal processing apparatus including a quantizer that converts an input signal into a discrete signal having a desired number of bits, and the input signal is input. A feedforward processing unit that outputs a first synthesized signal by synthesizing a first computation result signal that is output after a predetermined computation is performed, and a signal that is input to the quantizer Is fed back, a second calculation result signal output by performing a predetermined calculation is combined with the first combined signal, and a first feedback processing unit that outputs a second combined signal; A memory in which a plurality of types of third calculation result signals, which are calculation results obtained by performing a predetermined calculation in advance for all of the output patterns of the output signal, are stored by feedback of the output signal output from the quantizer. A third operation result signal corresponding to the output signal is read from the storage element and output, and the output third operation result signal is combined with the second combined signal. And a second feedback processing unit for outputting a third synthesized signal inputted to the quantizer.
この発明では、第２のフィードバック処理部に記憶素子が備えられ、量子化器から出力される出力信号の出力パターンの全てについて予め所定の演算が行われた複数種類の第３の演算結果信号が記憶される。この第３の演算結果信号は、出力信号に対応して読み出されて出力される。 In the present invention, the second feedback processing unit includes a storage element, and a plurality of types of third calculation result signals obtained by performing predetermined calculations in advance for all output patterns of the output signal output from the quantizer are provided. Remembered. The third calculation result signal is read and output corresponding to the output signal.
請求項２に記載の発明は、請求項１に記載のデジタル信号処理装置において、前記第１のフィードバック処理部は、前記第１のフィードバック処理部を表す伝達関数を所定の遅延素子のみが現れる形に変形するパイプラインフィードバック処理を行う、ことを特徴とする。 According to a second aspect of the present invention, in the digital signal processing device according to the first aspect, the first feedback processing unit has a form in which only a predetermined delay element appears in a transfer function representing the first feedback processing unit. Pipeline feedback processing that transforms into (2) is performed.
本願発明者は、前述のΔΣ変調器を利用したデジタル信号処理装置のモデル回路による実験によって、フィードバック入力された出力信号と、予め計算された出力候補値から選択された出力値の出力信号とが一致し、ループ処理に伴うレイテンシを抑制することが可能であることを確認した。 The inventor of the present application conducted an experiment using a model circuit of a digital signal processing device using the above-described ΔΣ modulator, and obtained an output signal that was feedback-inputted and an output signal that was selected from output candidate values calculated in advance. It was confirmed that it was possible to suppress the latency associated with the loop processing.
請求項１に記載の発明によれば、第２のフィードバック処理部に記憶素子が備えられ、量子化器から出力される出力信号の出力パターンの全てについて予め所定の演算が行われた複数種類の第３の演算結果信号が記憶され、出力信号に対応して読み出されて出力されるため、閉ループ回路における１ステップ前の出力が定まったときに記憶素子から出力値を選択して読み出すことが可能になるので、ΔΣ変調のループ処理に伴うレイテンシを抑制することができる。これにより、信号処理の高速化を実現するデジタル信号処理装置を提供することができる。 According to the first aspect of the present invention, the second feedback processing unit includes a storage element, and a plurality of types of predetermined calculations are performed on all output patterns of the output signal output from the quantizer. Since the third operation result signal is stored, read out and output in accordance with the output signal, the output value can be selected and read from the storage element when the output of the previous step in the closed loop circuit is determined. As a result, the latency associated with the ΔΣ modulation loop process can be suppressed. Thereby, it is possible to provide a digital signal processing device that realizes high-speed signal processing.
請求項２に記載の発明によれば、第１のフィードバック処理部を表す伝達関数を、所定の遅延素子のみが現れる形に変形するパイプラインフィードバック処理を行うので、閉ループ回路における処理をさらに高速化することが可能になる。 According to the second aspect of the invention, since the pipeline feedback process is performed to transform the transfer function representing the first feedback processing unit into a form in which only a predetermined delay element appears, the processing in the closed loop circuit is further accelerated. It becomes possible to do.
以下、この発明を図示の実施の形態に基づいて説明する。 The present invention will be described below based on the illustrated embodiments.
この発明の実施の形態に係るデジタル信号処理装置１の伝達関数は、図１に示すようなブロック線図にて表される。まず、このデジタル信号処理装置１の伝達関数の導出方法について、以下に説明する。 The transfer function of the digital signal processing apparatus 1 according to the embodiment of the present invention is represented by a block diagram as shown in FIG. First, a method for deriving a transfer function of the digital signal processing apparatus 1 will be described below.
図１０（ａ）に示すようなΔΣ変調器１００の閉ループのレイテンシ（遅延時間）を抑制するためには、ループ内部の演算処理を外部へ移動することにより、処理負荷を小さくすることが有効である。このΔΣ変調器１００を１次１ｂｉｔΔΣ変調器として考える。このとき、出力信号Ｖ（ｚ）の出力値は＋１または−１のいずれかであるため、Ｖ（ｚ）＝＋１の場合、及びＶ（ｚ）＝−１のそれぞれの場合について、ループフィルタ回路１０１から出力される信号Ｙ（ｚ）の値を予め計算しておき、出力信号Ｖ（ｚ）の出力値が定まったときに予め計算しておいた値からいずれかを選択するような構成が考えられる。このように構成することで、閉ループのレイテンシが抑制されるので、処理負荷を小さくすることが可能になる。 In order to suppress the closed-loop latency (delay time) of the ΔΣ modulator 100 as shown in FIG. 10A, it is effective to reduce the processing load by moving the calculation processing inside the loop to the outside. is there. The ΔΣ modulator 100 is considered as a primary 1-bit ΔΣ modulator. At this time, since the output value of the output signal V (z) is either +1 or −1, the loop filter circuit for each of the cases of V (z) = + 1 and V (z) = − 1. The configuration is such that the value of the signal Y (z) output from 101 is calculated in advance, and one of the values calculated in advance is selected when the output value of the output signal V (z) is determined. Conceivable. With this configuration, the closed-loop latency is suppressed, so that the processing load can be reduced.
上記のような手法を、ｎ次１ｂｉｔΔΣ変調器に適用した場合を考える。ΔΣ変調器の伝達関数をＳＴＦ（ｚ）、ΔΣ変調器のノイズ伝達関数をＮＴＦ（ｚ）とし、量子化誤差をＥ（ｚ）＝Ｖ（ｚ）−Ｙ（ｚ）とすると、出力信号Ｖ（ｚ）は以下の数式１により表される。
ここで、
このときの伝達関数が、図１に示すデジタル信号処理装置１のようなブロック線図にて表される。このデジタル信号処理装置１は、主としてフィードフォワード処理部２と、第１のフィードバック処理部３と、第２のフィードバック処理部４と、量子化器５とを備えている。 The transfer function at this time is represented by a block diagram like the digital signal processing apparatus 1 shown in FIG. The digital signal processing apparatus 1 mainly includes a feedforward processing unit 2, a first feedback processing unit 3, a second feedback processing unit 4, and a quantizer 5.
フィードフォワード処理部２は、入力信号Ｕ（ｚ）が入力され、この信号に対する所定の演算である伝達関数Ａ（ｚ）の処理が演算子２１にて行われ、その演算結果である第１の演算結果信号Ａ（ｚ）Ｕ（ｚ）と入力信号Ｕ（ｚ）とが加算器２２にて加算されて第１の合成信号Ｘ（ｚ）が出力される箇所である。 The feedforward processing unit 2 receives an input signal U (z), a transfer function A (z), which is a predetermined calculation for this signal, is performed by an operator 21, and a first calculation result is a first result. The calculation result signal A (z) U (z) and the input signal U (z) are added by the adder 22 and the first combined signal X (z) is output.
第１のフィードバック処理部３は、量子化器５に入力される信号（後述する第３の合成信号Ｙ（ｚ））がフィードバック入力され、この信号に対する所定の演算である伝達関数Ｂ（ｚ）の処理が演算子３１にて行われ、その演算結果である第２の演算結果信号Ｂ（ｚ）Ｙ（ｚ）が加算器３２にて負帰還されて第１の合成信号Ｘ（ｚ）と合成され、第２の合成信号Ｗ（ｚ）が出力される箇所である。 The first feedback processing unit 3 receives a signal input to the quantizer 5 (a third synthesized signal Y (z) described later) as a feedback input, and a transfer function B (z) that is a predetermined operation on this signal. The second calculation result signal B (z) Y (z), which is the calculation result, is negatively fed back by the adder 32 and the first combined signal X (z) is obtained. This is the place where the second combined signal W (z) is output after being combined.
第２のフィードバック処理部４は、出力信号Ｖ（ｚ）が入力され、この信号に対する所定の演算である伝達関数Ｃ（ｚ）の処理が演算子４１にて行われ、その演算結果である信号Ｃ（ｚ）Ｖ（ｚ）が加算器４２にて正帰還されて第２の合成信号Ｗ（ｚ）と合成され、第３の合成信号Ｙ（ｚ）が出力される箇所である。 The second feedback processing unit 4 receives the output signal V (z), performs processing of the transfer function C (z), which is a predetermined calculation on this signal, by the operator 41, and outputs a signal that is the result of the calculation. This is where C (z) V (z) is positively fed back by the adder 42 and synthesized with the second synthesized signal W (z), and the third synthesized signal Y (z) is output.
量子化器５は、図１０（ａ）に示す量子化器１０２とほぼ同様の装置である。 The quantizer 5 is substantially the same device as the quantizer 102 shown in FIG.
数式３において、伝達関数Ａ（ｚ）、伝達関数Ｂ（ｚ）はｎ次の多項式であるため、伝達関数Ｃ（ｚ）もｎ次の多項式になり、信号Ｃ（ｚ）Ｖ（ｚ）の演算結果は２ｎ通りの値になる。そのため、図１に示すデジタル信号処理装置１において、２ｎ通りの計算を予め行い、その結果を後の処理にて選択するようなブロック構成が考えられる。そのように構成した伝達関数は、図２に示すデジタル信号処理装置１Ａのようなブロック線図にて表される。 In Expression 3, since the transfer function A (z) and the transfer function B (z) are n-order polynomials, the transfer function C (z) is also an n-order polynomial, and the signal C (z) V (z) The calculation result has 2n values. Therefore, in the digital signal processing apparatus 1 shown in FIG. 1, a block configuration is conceivable in which 2 n types of calculations are performed in advance and the result is selected in later processing. The transfer function configured as described above is represented by a block diagram such as the digital signal processing apparatus 1A shown in FIG.
このデジタル信号処理装置１Ａは、図１に示す第２のフィードバック処理部４に代えて、第２のフィードバック処理部４Ａを備えている点において、図１に示すデジタル信号処理装置１と異なる。第２のフィードバック処理部４Ａは、量子化器５から出力された出力信号Ｖ（ｚ）が入力されて１、２、・・・、ｎクロックだけ信号を遅延させる遅延素子４１１，４１２，・・・，４１ｎと、信号Ｃ（ｚ）Ｖ（ｚ）の計算を予め行った結果である第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）が加算される加算器４２１，４２２，・・・，４２ｎと、遅延素子４１１，４１２，・・・，４１ｎから出力された遅延信号に基づいて入力信号の選択を行うセレクタ４３と、を備えている。 This digital signal processing device 1A is different from the digital signal processing device 1 shown in FIG. 1 in that a second feedback processing unit 4A is provided instead of the second feedback processing unit 4 shown in FIG. The second feedback processing unit 4A receives the output signal V (z) output from the quantizer 5 and delays elements 411, 412,. .., 41n and adders 421, 422,... To which the third calculation result signal C (z) Vp (z), which is the result of previously calculating the signal C (z) V (z), is added. , 42n and a selector 43 that selects an input signal based on the delay signals output from the delay elements 411, 412,..., 41n.
第２のフィードバック処理部４Ａでは、量子化器５から出力された出力信号Ｖ（ｚ）が遅延素子４１１，４１２，・・・，４１ｎにより、遅延信号としてセレクタ４３へ出力される。また、予め計算された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）が加算器４２１，４２２，・・・，４２ｎにより加算される。そして、セレクタ４３において、遅延信号に基づいてｎ個の第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）から１つの値が選択されて第３の合成信号Ｙ（ｚ）として量子化器５へ出力される。これにより、閉ループのレイテンシを抑制することが可能になる。 In the second feedback processing unit 4A, the output signal V (z) output from the quantizer 5 is output to the selector 43 as a delay signal by the delay elements 411, 412,. Further, the third calculation result signal C (z) Vp (z) calculated in advance is added by the adders 421, 422,. Then, in the selector 43, one value is selected from the n third operation result signals C (z) Vp (z) based on the delay signal, and the quantizer 5 is used as the third synthesized signal Y (z). Is output. This makes it possible to suppress the closed-loop latency.
図２のデジタル信号処理装置１Ａの構成では、加算器がｎ個必要になる。そのため、予め計算された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を記憶する記憶素子を備えることで、ハードウェアリソースを削減することが可能になる。そのように構成した伝達関数は、図３に示すデジタル信号処理装置１Ｂのようなブロック線図にて表される。 In the configuration of the digital signal processing apparatus 1A in FIG. 2, n adders are required. Therefore, it is possible to reduce hardware resources by providing a storage element that stores the third calculation result signal C (z) Vp (z) calculated in advance. The transfer function configured as described above is represented by a block diagram like the digital signal processing device 1B shown in FIG.
このデジタル信号処理装置１Ｂは、図２に示す第２のフィードバック処理部４Ａの加算器４２１，４２２，・・・，４２ｎ及びセレクタ４３に代えて、予め計算された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を記憶する記憶素子４４と、記憶素子４４に記憶された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を加算する加算器４２とを備えた第２のフィードバック処理部４Ｂを備えている。 This digital signal processing device 1B replaces the adders 421, 422,..., 42n and the selector 43 of the second feedback processing unit 4A shown in FIG. z) Second feedback processing including a storage element 44 that stores Vp (z) and an adder 42 that adds the third calculation result signal C (z) Vp (z) stored in the storage element 44. Part 4B is provided.
量子化器５から出力された出力信号Ｖ（ｚ）は、遅延素子４１１，４１２，・・・，４１ｎにより遅延信号として記憶素子４４へ出力される。そして、遅延信号に基づいて記憶素子４４に記憶されたｎ個の第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）から１つの値が選択され、加算器４２にて正帰還されて量子化器５へ出力される。これにより、閉ループのレイテンシを抑制し、ハードウェアリソースを削減することも可能になる。 The output signal V (z) output from the quantizer 5 is output to the storage element 44 as a delay signal by the delay elements 411, 412,. Then, one value is selected from the n third operation result signals C (z) Vp (z) stored in the storage element 44 based on the delay signal, and positively fed back by the adder 42 to be quantized. Is output to the device 5. As a result, it is possible to suppress closed-loop latency and reduce hardware resources.
次に、図１に示すデジタル信号処理装置１の第１のフィードバック処理部３における閉ループを高速化するため、パイプラインフィードバック処理の１つである、前述のＳｃａｔｔｅｒｅｄ Ｌｏｏｋ−Ａｈｅａｄを行う場合について説明する。ここで、第１のフィードバック処理部３が、以下の数式４のような伝達関数を有するものとする。
ここで、上記の数式４を、以下の数式５のように変換する。
さらに、上記の数式５を最適化した例として、第１のフィードバック処理部３Ｅを図６に示す。この第１のフィードバック処理部３Ｅは、図５に示す第１のフィードバック処理部３Ｄの遅延素子３１１Ｄ，３１２Ｄに代えて、第２の合成信号Ｗ（ｚ）が入力されて１クロックだけ信号を遅延させる遅延素子３１１Ｅと、第３の合成信号Ｙ（ｚ）が入力されて２クロックだけ信号を遅延させる遅延素子３１２Ｅと、乗算器３３１Ｄの出力結果が入力されて１クロックだけ信号を遅延させる遅延素子３１３Ｅと、乗算器３３２Ｄの出力結果が入力されて１クロックだけ信号を遅延させる遅延素子３１４Ｅとを備えている点において、図５に示す第１のフィードバック処理部３Ｄと異なる。このような伝達関数の構成にすることにより、フィードフォワード処理部は閉ループではないので、並列処理を行うことにより高速化が可能であり、また、遅延素子３１２Ｅ，３１３Ｅ，３１４Ｅのように、閉ループ内で行う処理を小さくすることにより、処理の高速化が可能になる。 Furthermore, as an example in which the above mathematical formula 5 is optimized, a first feedback processing unit 3E is shown in FIG. The first feedback processing unit 3E receives the second synthesized signal W (z) instead of the delay elements 311D and 312D of the first feedback processing unit 3D shown in FIG. 5, and delays the signal by one clock. A delay element 311E that receives the third synthesized signal Y (z) and delays the signal by two clocks, and a delay element that receives the output result of the multiplier 331D and delays the signal by one clock. 313E is different from the first feedback processing unit 3D shown in FIG. 5 in that it includes a delay element 314E that receives the output result of the multiplier 332D and delays the signal by one clock. By adopting such a transfer function configuration, the feedforward processing unit is not a closed loop, and therefore it is possible to increase the speed by performing parallel processing. In addition, as in the delay elements 312E, 313E, and 314E, It is possible to increase the processing speed by reducing the processing performed in.
本願発明者は、図３に示すデジタル信号処理装置１Ｂのモデル回路である、次に示すデジタル信号処理装置１Ｆを使用した実験によって、フィードバック入力された出力信号Ｖ（ｚ）と、予め計算された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）の出力信号とが一致し、ループ処理に伴うレイテンシを抑制することが可能であることを確認した。この結果について、図７ないし図９を用いて、以下に説明する。 The inventor of the present application calculated in advance the output signal V (z) that was feedback-inputted by an experiment using the digital signal processing device 1F that is a model circuit of the digital signal processing device 1B shown in FIG. It was confirmed that the output signal of the third calculation result signal C (z) Vp (z) coincides and the latency associated with the loop processing can be suppressed. This result will be described below with reference to FIGS.
図３のデジタル信号処理装置１Ｂの伝達関数の動作検証を行うためのモデル回路であるデジタル信号処理装置１Ｆ及びデジタル信号処理装置１Ｇを、図７及び図８に示す。図７に示すデジタル信号処理装置１Ｆは、図３のフィードフォワード処理部２が８つの遅延素子と８つの乗算器とを用いて構成されている演算部２１Ｆで構成され、第１のフィードバック処理部３が８つの遅延素子と４つの乗算器とを用いて構成されている演算部３１Ｆで構成されている。また、第２のフィードバック処理部４Ｂは、８つの遅延素子と８つの乗算器とを用いて構成されている演算部４１Ｆにより構成されている。さらに、量子化器５Ｆを備えている。 7 and 8 show a digital signal processing device 1F and a digital signal processing device 1G, which are model circuits for performing the operation verification of the transfer function of the digital signal processing device 1B of FIG. A digital signal processing device 1F shown in FIG. 7 includes a calculation unit 21F in which the feedforward processing unit 2 in FIG. 3 is configured using eight delay elements and eight multipliers, and a first feedback processing unit. 3 includes an arithmetic unit 31F configured using eight delay elements and four multipliers. Further, the second feedback processing unit 4B is configured by a calculation unit 41F configured using eight delay elements and eight multipliers. Further, a quantizer 5F is provided.
図８に示すデジタル信号処理装置１Ｇは、図７に示すデジタル信号処理装置１Ｆの演算部２１Ｆ及び演算部３１Ｆと同様の構成である、演算部２１Ｇ及び演算部３１Ｇとを備えている。また、第２のフィードバック処理部４Ｂは、伝達関数Ｃ（ｚ）の演算結果が格納されている記憶部４４Ｇと、８つの遅延素子の演算結果と比較を行うＬＵＴ（ＬｏｏｋＵｐ Ｔａｂｌｅ）４５とにより構成されている。 The digital signal processing device 1G illustrated in FIG. 8 includes a calculation unit 21G and a calculation unit 31G having the same configuration as the calculation unit 21F and the calculation unit 31F of the digital signal processing device 1F illustrated in FIG. The second feedback processing unit 4B includes a storage unit 44G in which the calculation result of the transfer function C (z) is stored, and an LUT (LookUp Table) 45 that compares the calculation results of the eight delay elements. Has been.
このデジタル信号処理装置１Ｆによる出力結果とデジタル信号処理装置１Ｇによる出力結果とを比較した動作検証の結果を、図９に示す。図９に示す波形Ｌ１は、図８のデジタル信号処理装置１Ｇによる第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を示すグラフであり、波形Ｌ２は、図７のデジタル信号処理装置１Ｆによる信号Ｃ（ｚ）Ｖ（ｚ）を示すグラフであり、波形Ｌ３は、第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）と信号Ｃ（ｚ）Ｖ（ｚ）との差分を示すグラフである。波形Ｌ３に示すように、開始直後において差分が発生しているが、所定時間経過すると差分は０になっている。このことから、第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）と信号Ｃ（ｚ）Ｖ（ｚ）とは一致しているので、図３において、量子化器５から出力された出力信号Ｖ（ｚ）を遅延素子４１１，４１２，・・・，４１ｎを経由した遅延信号として使用するのに代えて、記憶部４４に記憶された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を使用することが可能であるといえる。これにより、閉ループのレイテンシを抑制し、ハードウェアリソースを削減することも可能になる。 FIG. 9 shows a result of operation verification comparing the output result from the digital signal processing device 1F and the output result from the digital signal processing device 1G. A waveform L1 shown in FIG. 9 is a graph showing the third calculation result signal C (z) Vp (z) by the digital signal processing device 1G of FIG. 8, and a waveform L2 is by the digital signal processing device 1F of FIG. It is a graph which shows signal C (z) V (z), and waveform L3 is a graph which shows the difference of 3rd calculation result signal C (z) Vp (z) and signal C (z) V (z). is there. As shown in the waveform L3, a difference occurs immediately after the start, but the difference becomes 0 when a predetermined time elapses. From this, the third calculation result signal C (z) Vp (z) and the signal C (z) V (z) coincide with each other, so that the output signal output from the quantizer 5 in FIG. Instead of using V (z) as a delay signal via the delay elements 411, 412,..., 41n, the third calculation result signal C (z) Vp (z) stored in the storage unit 44 is used. It can be said that it is possible to use. As a result, it is possible to suppress closed-loop latency and reduce hardware resources.
以上のように、このデジタル信号処理装置１Ｂによれば、遅延素子４１１，４１２，・・・，４１ｎにより遅延信号として出力されると、記憶部４４に記憶された第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）から１つの値が選択されて量子化器５へ出力される。これにより、出力信号Ｖ（ｚ）のサンプリング周期の経過を待たずに、閉ループ回路における１ステップ前の出力が定まったときに記憶素子から出力値が読み出されて出力されるので、閉ループのレイテンシを抑制し、ハードウェアリソースを削減することも可能になる。これにより、信号処理の高速化を実現するデジタル信号処理装置を提供することができる。 As described above, according to the digital signal processing device 1B, when output as a delay signal by the delay elements 411, 412,..., 41n, the third calculation result signal C ( z) One value is selected from Vp (z) and output to the quantizer 5. As a result, the output value is read and output from the storage element when the output of the previous step in the closed-loop circuit is determined without waiting for the sampling period of the output signal V (z), so that the closed-loop latency is increased. It is also possible to reduce hardware resources. Thereby, it is possible to provide a digital signal processing device that realizes high-speed signal processing.
また、このデジタル信号処理装置１Ｂによれば、記憶部４４が第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を記憶しているので、図９に示すように、信号Ｃ（ｚ）Ｖ（ｚ）との差分が無い正確な第３の演算結果信号Ｃ（ｚ）Ｖｐ（ｚ）を出力することが可能になる。さらに、第１のフィードバック処理部３Ｅがパイプラインフィードバック処理の１つであるＳｃａｔｔｅｒｅｄ Ｌｏｏｋ−Ａｈｅａｄを行っているので、閉ループ回路における処理のさらなる高速化が可能になる。 Further, according to the digital signal processing device 1B, since the storage unit 44 stores the third calculation result signal C (z) Vp (z), as shown in FIG. 9, the signal C (z) V It is possible to output an accurate third calculation result signal C (z) Vp (z) having no difference from (z). Furthermore, since the first feedback processing unit 3E performs Scattered Look-Ahead, which is one of the pipeline feedback processes, the processing in the closed loop circuit can be further speeded up.
以上、この発明の実施の形態について説明したが、具体的な構成は、上記の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても、この発明に含まれる。例えば、上記の実施の形態では、モデル回路として８次１ｂｉｔデジタル信号処理装置を使用したが、この実施形態に限られない。 Although the embodiment of the present invention has been described above, the specific configuration is not limited to the above embodiment, and even if there is a design change or the like without departing from the gist of the present invention, Included in the invention. For example, in the above-described embodiment, an 8th-order 1-bit digital signal processing device is used as a model circuit, but the present invention is not limited to this embodiment.
１，１Ａ，１Ｂ デジタル信号処理装置
２ フィードフォワード処理部
３ 第１のフィードバック処理部
４，４Ａ 第２のフィードバック処理部
５ 量子化器
２１ 演算子
２２ 加算器
３１ 演算子
３２ 加算器
４１ 演算子
４２ 加算器
３１１，３１２，３１１Ｄ，３１２Ｄ，３１１Ｅ，３１２Ｅ，
３１３Ｅ，３１４Ｅ 遅延素子
３３１，３３２，３３１Ｄ，３３２Ｄ 乗算器
３４ 加算器
３５１，３５２ 遅延素子
３６１，３６２ 乗算器
３７１，３７１ 加算器
４１１，４１２，・・・，４１ｎ 遅延素子
４２１，４２２，・・・，４２ｎ 加算器
４３ セレクタ
４４ 記憶素子
１００，１００Ａ ΔΣ変調器
１０１，１０１ａ，１０１ｂ ループフィルタ回路
１０２ 量子化器
１０３ セレクタ
１０４ 遅延素子
1, 1A, 1B Digital signal processing device 2 Feed forward processing unit 3 First feedback processing unit 4, 4A Second feedback processing unit 5 Quantizer 21 Operator 22 Adder 31 Operator 32 Adder 41 Operator 42 Adders 311, 312, 311D, 312D, 311E, 312E,
313E, 314E Delay element 331, 332, 331D, 332D Multiplier 34 Adder 351, 352 Delay element 361, 362 Multiplier 371, 371 Adder 411, 412, ..., 41n Delay element 421, 422, ... , 42n Adder 43 Selector 44 Storage element 100, 100A ΔΣ modulator 101, 101a, 101b Loop filter circuit 102 Quantizer 103 Selector 104 Delay element
Claims (2)
入力信号が入力され、所定の演算が行われて出力される第１の演算結果信号が前記入力信号と合成されて第１の合成信号が出力されるフィードフォワード処理部と、
前記量子化器に入力される信号がフィードバック入力され、所定の演算が行われて出力される第２の演算結果信号が前記第１の合成信号と合成されて第２の合成信号が出力される第１のフィードバック処理部と、
前記量子化器から出力される出力信号がフィードバック入力され、前記出力信号の出力パターンの全てについて予め所定の演算が行われた演算結果である複数種類の第３の演算結果信号が記憶された記憶素子を備え、前記出力信号に対応する前記第３の演算結果信号が前記記憶素子から読み出されて出力され、出力された前記第３の演算結果信号が前記第２の合成信号と合成されて前記量子化器に入力される第３の合成信号が出力される第２のフィードバック処理部と、
を備えたことを特徴とするデジタル信号処理装置。 A digital signal processing apparatus comprising a quantizer for converting an input signal into a discrete signal having a desired number of bits,
A feedforward processing unit that receives an input signal, performs a predetermined operation and outputs a first operation result signal that is combined with the input signal, and outputs a first combined signal;
A signal input to the quantizer is fed back, a second calculation result signal output by performing a predetermined calculation is combined with the first combined signal, and a second combined signal is output. A first feedback processing unit;
A memory in which a plurality of types of third calculation result signals, which are calculation results obtained by performing a predetermined calculation in advance for all the output patterns of the output signal, are stored by feedback of the output signal output from the quantizer. The third operation result signal corresponding to the output signal is read out from the storage element and output, and the output third operation result signal is combined with the second combined signal. A second feedback processing unit that outputs a third combined signal input to the quantizer;
A digital signal processing apparatus comprising:
ことを特徴とする請求項１に記載のデジタル信号処理装置。
The first feedback processing unit performs pipeline feedback processing for transforming a transfer function representing the first feedback processing unit into a form in which only a predetermined delay element appears.
The digital signal processing apparatus according to claim 1.
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