JP2012151556A

JP2012151556A - Da conversion device

Info

Publication number: JP2012151556A
Application number: JP2011007042A
Authority: JP
Inventors: Takanori Takahashi; 貴紀高橋; Akihito Hirai; 暁人平井; Mitsuhiro Shimozawa; 充弘下沢
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-01-17
Filing date: 2011-01-17
Publication date: 2012-08-09

Abstract

PROBLEM TO BE SOLVED: To provide a DA conversion device that implements a high speed operation and an extended SFDR by reducing effects of integral nonlinear errors of a plurality of DA converters.SOLUTION: Digital data and a clock signal generated by a digital signal source 2 are input into a DA conversion device 1. The DA conversion device 1 has a data selecting switch 11, a first DA converter 12 and a second DA converter 13 as the plurality of DA converters, an analog signal changeover switch 14 as changeover means, and a frequency divider 15. Nonlinear distortion characteristics of integral nonlinear error characteristics of the DA converters 12, 13 are opposite to each other. The integral nonlinear error characteristics of the first and second DA converters 12, 13 are such that both integral nonlinear errors of the first and second DA converters 12, 13 average out near to zero.

Description

この発明は、スプリアスフリーダイナミックレンジ（ＳＦＤＲ：Spurious Free Dynamic Range）を拡大させるための機能を有するＤＡ変換装置（デジタルアナログ変換装置）に関する。 The present invention relates to a DA converter (digital-analog converter) having a function for expanding a spurious free dynamic range (SFDR).

一般的に、ＤＡ変換器は、理想的な変換特性からの非直線性誤差（ＩＮＬ：積分非直線性誤差）を有している。この非直線性誤差によって、ＤＡ変換器からのアナログ信号出力波形が歪を生じて、スプリアスを発生させる。一般的に、このスプリアスを抑圧するためには、ＤＡ変換器の分解能を高めて、誤差を小さくすることでＳＦＤＲを拡大させる。 In general, the DA converter has a nonlinear error (INL: integral nonlinearity error) from ideal conversion characteristics. Due to this non-linearity error, the analog signal output waveform from the DA converter is distorted and spurious is generated. In general, in order to suppress this spurious, the SFDR is expanded by increasing the resolution of the DA converter and reducing the error.

また、ＤＡ変換器の分解能は、デジタル信号の各ビットに相当する基準電圧を発生させる抵抗や容量のばらつきによって制約を受ける。そのような制約に対して、分解能を高くする技術としては、サンプリング周波数を本来必要な周波数よりも高くし、デルタシグマ変調等を用いて分解能を高める技術が存在するが、このような方法では、ＤＡ変換器の動作速度が制限される。 Further, the resolution of the DA converter is limited by variations in resistance and capacitance that generate a reference voltage corresponding to each bit of the digital signal. For such a restriction, as a technique for increasing the resolution, there is a technique for increasing the resolution by using a delta-sigma modulation or the like by increasing the sampling frequency higher than the originally required frequency. The operation speed of the DA converter is limited.

また、例えば特許文献１に示すような従来装置では、入力信号の上位ビット用のＤＡ変換器と下位ビット用のＤＡ変換器とを組み合わせることによって、ＳＦＤＲの拡大を図っている。 Further, for example, in the conventional apparatus shown in Patent Document 1, the SFDR is expanded by combining a DA converter for the upper bits and a DA converter for the lower bits of the input signal.

特許第４１３０２７６号公報Japanese Patent No. 4130276

しかしながら、特許文献１に示すような従来装置では、２つのＤＡ変換器が組み合わされた構成であるため、２つのＤＡ変換器の積分非直線性誤差特性にミスマッチが生じると、ＳＦＤＲを十分に拡大できない場合があった。 However, since the conventional apparatus as shown in Patent Document 1 has a configuration in which two DA converters are combined, if a mismatch occurs in the integral nonlinearity error characteristics of the two DA converters, the SFDR is sufficiently expanded. There were cases where it was not possible.

この発明は、上記のような課題を解決するためになされたものであり、複数のＤＡ変換器のそれぞれの積分非直線性誤差の影響を抑えて高速動作できるとともに、ＳＦＤＲを拡大させることができるＤＡ変換装置を得ることを目的とする。 The present invention has been made to solve the above-described problems, and can operate at high speed while suppressing the influence of the integral nonlinearity error of each of the plurality of DA converters, and can increase the SFDR. An object is to obtain a DA converter.

この発明のＤＡ変換装置は、入力されたデジタル信号をアナログ信号に変換する複数のＤＡ変換器と、前記複数のＤＡ変換器のそれぞれのアナログ信号出力を時分割で切り替えて出力するための切替手段とを備え、前記複数のＤＡ変換器のそれぞれの積分非直線性誤差特性は、前記複数のＤＡ変換器全体で積分非直線性誤差を平均するとゼロに近づくような特性である。 A DA converter according to the present invention includes a plurality of DA converters for converting an input digital signal into an analog signal, and a switching unit for switching and outputting each analog signal output of the plurality of DA converters in a time division manner. The integral nonlinearity error characteristic of each of the plurality of DA converters is a characteristic such that when the integral nonlinearity error is averaged over the plurality of DA converters, the integral nonlinearity error characteristic approaches zero.

この発明のＤＡ変換装置によれば、複数のＤＡ変換器のそれぞれの積分非直線性誤差特性が、複数のＤＡ変換器全体で積分非直線性誤差を平均するとゼロに近づくような特性であるので、複数のＤＡ変換器のそれぞれの積分非直線性誤差が相互に打ち消され、各ＤＡ変換器から出力されるスプリアスがキャンセルされることにより、複数のＤＡ変換器のそれぞれの積分非直線性誤差の影響を抑えて高速動作できるとともに、ＳＦＤＲを拡大させることができる。 According to the DA converter of the present invention, the integral nonlinearity error characteristic of each of the plurality of DA converters is such that the average of the integral nonlinearity error in the plurality of DA converters approaches zero. , The integral nonlinearity error of each of the plurality of DA converters cancel each other, and the spurious output from each DA converter is canceled, so that the integral nonlinearity error of each of the plurality of DA converters is reduced. It is possible to operate at high speed while suppressing the influence, and to enlarge the SFDR.

この発明の実施の形態１によるＤＡ変換装置を示す構成図である。It is a block diagram which shows the DA converter by Embodiment 1 of this invention. 図１の第１のＤＡ変換器及び第２のＤＡ変換器を示す構成図である。It is a block diagram which shows the 1st DA converter and 2nd DA converter of FIG. 図１の第１のＤＡ変換器及び第２のＤＡ変換器の特性を示すグラフである。It is a graph which shows the characteristic of the 1st DA converter of FIG. 1, and a 2nd DA converter. 図１のＤＡ変換装置の動作タイミングを示すタイミングチャートである。It is a timing chart which shows the operation timing of the DA converter of FIG. この発明の実施の形態３によるＤＡ変換装置を示す構成図である。It is a block diagram which shows the DA converter by Embodiment 3 of this invention. 図５のＤＡ変換装置の動作タイミングを示すタイミングチャートである。6 is a timing chart showing the operation timing of the DA converter in FIG. 5. この発明の実施の形態４によるＤＡ変換装置を示す構成図である。It is a block diagram which shows the DA converter by Embodiment 4 of this invention. 図７のＤＡ変換装置の動作タイミングを示すタイミングチャートである。It is a timing chart which shows the operation timing of the DA converter of FIG.

以下、この発明を実施するための形態について、図面を参照して説明する。
実施の形態１．
図１は、この発明の実施の形態１によるＤＡ変換装置を示す構成図である。
図１において、デジタル信号源２で生成されたデジタルデータ及びクロック信号がＤＡ変換装置（ＤＡＣ）１に入力される。このＤＡ変換装置１は、データ選択用スイッチ１１と、複数のＤＡ変換器としての第１のＤＡ変換器（ＤＡＣ１）１２及び第２のＤＡ変換器（ＤＡＣ２）１３と、切替手段としてのアナログ信号切替用スイッチ１４と、分周器１５とを有している。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a DA converter according to Embodiment 1 of the present invention.
In FIG. 1, digital data and a clock signal generated by a digital signal source 2 are input to a DA converter (DAC) 1. The DA converter 1 includes a data selection switch 11, a first DA converter (DAC1) 12 and a second DA converter (DAC2) 13 as a plurality of DA converters, and an analog signal as a switching means. A switch 14 for switching and a frequency divider 15 are provided.

図２は、図１の第１のＤＡ変換器１２及び第２のＤＡ変換器１３を示す構成図である。図２において、これらのＤＡ変換器１２，１３は、基準電圧発生部３１と、補正電圧発生部３２と、電圧加算部３３と、ＤＡ出力部３４と、補正電圧メモリ３５とを有している。基準電圧発生部３１は、各ビットの基準電圧を発生する。補正電圧発生部３２は、補正電圧を発生する。電圧加算部３３は、基準電圧と補正電圧とを加算する。ＤＡ出力部３４は、ＤＡ変換器１２，１３の入力データに従って、各ビットに対応する電圧を出力して加算する。補正電圧メモリ３５は、補正電圧の設定値を記憶する。 FIG. 2 is a configuration diagram showing the first DA converter 12 and the second DA converter 13 of FIG. In FIG. 2, these DA converters 12 and 13 include a reference voltage generation unit 31, a correction voltage generation unit 32, a voltage addition unit 33, a DA output unit 34, and a correction voltage memory 35. . The reference voltage generator 31 generates a reference voltage for each bit. The correction voltage generator 32 generates a correction voltage. The voltage adding unit 33 adds the reference voltage and the correction voltage. The DA output unit 34 outputs and adds a voltage corresponding to each bit according to the input data of the DA converters 12 and 13. The correction voltage memory 35 stores the set value of the correction voltage.

ここで、補正電圧発生部３２は、このＤＡ変換器１２及び第２のＤＡ変換器１３の±１／２ＬＳＢ（Least Significant Bit）程度の範囲のＤＡ変換器に相当するが、ＤＡ変換器のＭＳＢ（Most Significant Bit）の電圧に対する精度は必要ないため、比較的容易に構成可能となる。 Here, the correction voltage generator 32 corresponds to a DA converter having a range of about ± 1/2 LSB (Least Significant Bit) of the DA converter 12 and the second DA converter 13, but the MSB of the DA converter. Since accuracy with respect to the voltage of (Most Significant Bit) is not required, it can be configured relatively easily.

次に、図３は、図１の第１のＤＡ変換器１２及び第２のＤＡ変換器１３の特性を示すグラフである。この図３に示すように、各ＤＡ変換器１２，１３の積分非直線性誤差特性の非線形歪特性は、互いに逆の特性である。また、第１，２のＤＡ変換器１２，１３の積分非直線性誤差特性は、第１，２のＤＡ変換器１２，１３の両方の積分非直線性誤差（ＩＮＬ）を平均するとゼロに近づくような特性である。 Next, FIG. 3 is a graph showing characteristics of the first DA converter 12 and the second DA converter 13 of FIG. As shown in FIG. 3, the nonlinear distortion characteristics of the integral nonlinearity error characteristics of the DA converters 12 and 13 are opposite to each other. The integral nonlinearity error characteristics of the first and second DA converters 12 and 13 approach zero when the integral nonlinearity errors (INL) of both the first and second DA converters 12 and 13 are averaged. It is such a characteristic.

さらに、各ビットの積分非直線性誤差の平均が最小になるような補正電圧発生部３２の補正電圧が予め調整されて設定されている。補正電圧発生部３２の補正電圧の値は、それぞれのＤＡ変換器１２，１３の補正電圧メモリ３５に記憶されている。 Further, the correction voltage of the correction voltage generator 32 is adjusted and set in advance so that the average of the integral nonlinearity error of each bit is minimized. The value of the correction voltage of the correction voltage generator 32 is stored in the correction voltage memory 35 of each DA converter 12 and 13.

ここで、補正電圧発生部３２、電圧加算部３３及び補正電圧メモリ３５は、補正手段を構成している。この補正手段による第１，２のＤＡ変換器１２，１３の基準電圧の補正（微調整）によって、第１，２のＤＡ変換器１２，１３の積分非直線性誤差特性が、第１，２のＤＡ変換器１２，１３の両方の積分非直線性誤差（ＩＮＬ）を平均するとゼロに近づくような特性とされる。 Here, the correction voltage generation unit 32, the voltage addition unit 33, and the correction voltage memory 35 constitute correction means. By correcting (fine-tuning) the reference voltages of the first and second DA converters 12 and 13 by this correcting means, the integral nonlinearity error characteristic of the first and second DA converters 12 and 13 is changed to the first and second DA converters 12 and 13. When the integral nonlinearity errors (INL) of both the DA converters 12 and 13 are averaged, the characteristics are such that they approach zero.

図４は、図１のＤＡ変換装置１の動作タイミングを示すタイミングチャートである。図４において、デジタル信号源２で生成されたＤＡ変換装置１の駆動用のクロックは、分周器１５によって２分周される。これにより、互いに位相が３６０°／２＝１８０°ずれたクロック（ＣＬＯＣＫ１，２）が、第１のＤＡ変換器１２及び第２のＤＡ変換器１３に入力される。 FIG. 4 is a timing chart showing the operation timing of the DA converter 1 of FIG. In FIG. 4, the clock for driving the DA converter 1 generated by the digital signal source 2 is divided by two by the frequency divider 15. As a result, clocks (CLOCK1, 2) whose phases are shifted from each other by 360 ° / 2 = 180 ° are input to the first DA converter 12 and the second DA converter 13.

ＤＡＣ入力データＤ１，Ｄ２…は、分周器１５で分配されたクロックのタイミングに従って、データ選択用スイッチ１１によって、第１のＤＡ変換器１２の入力データＤ１，Ｄ３…と、第２のＤＡ変換器１３の入力データＤ２，Ｄ４…とに分配される。 The DAC input data D1, D2,... Are input by the data selection switch 11 according to the timing of the clock distributed by the frequency divider 15 and the input data D1, D3. Are distributed to the input data D2, D4,.

これらのクロックによって、各ＤＡ変換器１２，１３が駆動され、各ＤＡ変換器１２，１３からアナログ電圧Ａ１，Ａ２…が出力される。これらのＤＡ変換器１２，１３から出力されるアナログ電圧信号は、アナログ信号切替用スイッチ１４に入力される。アナログ信号切替用スイッチ１４は、分周器１５から出力されるクロックに従って、各ＤＡ変換器１２，１３の出力電圧を時分割（インターリーブ）で交互に出力する。 The DA converters 12 and 13 are driven by these clocks, and analog voltages A1, A2,... Are output from the DA converters 12, 13. The analog voltage signals output from the DA converters 12 and 13 are input to the analog signal switching switch 14. The analog signal switching switch 14 alternately outputs the output voltages of the DA converters 12 and 13 in a time division (interleaved) manner in accordance with the clock output from the frequency divider 15.

上記のような実施の形態１によれば、各ＤＡ変換器１２，１３の積分非直線性誤差特性の非線形歪特性はそれぞれ逆の特性であり、第１，２のＤＡ変換器１２，１３の積分非直線性誤差特性は、第１，２のＤＡ変換器１２，１３の両方の積分非直線性誤差（ＩＮＬ）を平均するとゼロに近づくような特性である。このことから、各ＤＡ変換器１２，１３から出力されるスプリアスがキャンセル（相殺）されることにより、各ＤＡ変換器１２，１３の積分非直線性誤差の影響を抑えて高速動作できるとともに、ＳＦＤＲを拡大させることができる。 According to the first embodiment as described above, the nonlinear distortion characteristics of the integral nonlinearity error characteristics of the DA converters 12 and 13 are opposite to each other, and the first and second DA converters 12 and 13 have the opposite characteristics. The integral nonlinearity error characteristic is a characteristic such that when the integral nonlinearity error (INL) of both the first and second DA converters 12 and 13 is averaged, it approaches zero. From this, the spurious output from each DA converter 12 and 13 is canceled (cancelled), so that the influence of the integral nonlinearity error of each DA converter 12 and 13 can be suppressed and high speed operation can be performed. Can be enlarged.

実施の形態２．
実施の形態１では、２個のＤＡ変換器１２，１３を用いた構成について説明した。これに対して、実施の形態２では、３個以上のＤＡ変換器を用いる構成について説明する。具体的に、Ｎ個のＤＡ変換器を用いる場合、実施の形態１の分周器１５においてクロックはＮ分周され、位相が３６０°／ＮずれたＮ個のクロックになって出力される。 Embodiment 2. FIG.
In the first embodiment, the configuration using the two DA converters 12 and 13 has been described. On the other hand, in the second embodiment, a configuration using three or more DA converters will be described. Specifically, when N DA converters are used, the clock is frequency-divided by N in the frequency divider 15 of the first embodiment, and output as N clocks whose phases are shifted by 360 ° / N.

また、複数のＤＡ変換器のそれぞれの補正電圧発生部３２は、実施の形態１の場合と同様に、理想特性に対して、それぞれのビットのＩＮＬの平均値が最小になるような補正電圧に予め調整されて設定されている。この補正電圧の値は、複数のＤＡ変換器のそれぞれの補正電圧メモリ３５に記憶されている。 Further, each of the correction voltage generators 32 of the plurality of DA converters has a correction voltage that minimizes the average value of the INL of each bit with respect to the ideal characteristic, as in the first embodiment. It is adjusted and set in advance. The value of the correction voltage is stored in the correction voltage memory 35 of each of the plurality of DA converters.

上記のような実施の形態２によれば、３個以上のＤＡ変換器を用いることによって、積分非直線性誤差の平均値の誤差の精度を向上させるとともに、誤差の影響を受ける周期が長くなるため、２個のＤＡ変換器を用いる場合に比べて、ＳＦＤＲをより拡大させることができる。 According to the second embodiment as described above, by using three or more DA converters, the accuracy of the average value of the integral nonlinearity error is improved and the period affected by the error becomes longer. Therefore, the SFDR can be further expanded as compared with the case where two DA converters are used.

実施の形態３．
図５は、この発明の実施の形態３によるＤＡ変換装置を示す構成図である。図５において、実施の形態３のＤＡ変換装置１０１の概要は、実施の形態１のＤＡ変換装置１の構成と同様であり、実施の形態３のＤＡ変換装置１０１は、実施の形態１における分周器１５に代えて、切替制御手段としてのディザ発生回路１６を有する点が実施の形態１のＤＡ変換装置１とは異なる。 Embodiment 3 FIG.
FIG. 5 is a block diagram showing a DA converter according to Embodiment 3 of the present invention. In FIG. 5, the outline of the DA converter 101 of the third embodiment is the same as the configuration of the DA converter 1 of the first embodiment, and the DA converter 101 of the third embodiment is the same as that of the first embodiment. The difference from the DA converter 1 of the first embodiment is that it has a dither generation circuit 16 as switching control means instead of the frequency divider 15.

図６は、図５のＤＡ変換装置１０１の動作タイミングを示すタイミングチャートを示す。実施の形態３では、図６に示すように、第１のＤＡ変換器１２と第２のＤＡ変換器１３とは同時に動作している。実施の形態３のアナログ信号切替用スイッチ１４は、ディザ発生回路１６から出力されたディザ信号に応じて、ディザ信号により選ばれた側のＤＡ変換器のアナログ信号を出力する。なお、この選ばれた側のＤＡ変換器出力を、図６では丸付きの記号で示す。 FIG. 6 is a timing chart showing the operation timing of the DA converter 101 in FIG. In the third embodiment, as shown in FIG. 6, the first DA converter 12 and the second DA converter 13 operate simultaneously. The analog signal switching switch 14 according to the third embodiment outputs an analog signal of the DA converter on the side selected by the dither signal in accordance with the dither signal output from the dither generation circuit 16. The DA converter output on the selected side is indicated by a circled symbol in FIG.

従って、ディザ発生回路１６は、アナログ信号の信号源として選択される第１，２のＤＡ変換器１２，１３の選択周期を拡散するように、ディザ信号をアナログ信号切替用スイッチ１４に送ることにより、アナログ信号切替用スイッチ１４による切替を制御する。 Accordingly, the dither generation circuit 16 sends the dither signal to the analog signal switching switch 14 so as to spread the selection cycle of the first and second DA converters 12 and 13 selected as the signal source of the analog signal. The switching by the analog signal switching switch 14 is controlled.

上記のような実施の形態３によれば、第１，２のＤＡ変換器１２，１３がＤＡ変換装置１の駆動クロックと同じ速度で動作するため、実施の形態１，２に比べて動作速度が遅くなるものの、第１，２のＤＡ変換器１２，１３の動作タイミングを選択するタイミングの周期性をディザ発生回路１６により拡散させることによって、第１，２のＤＡ変換器１２，１３のＩＮＬ特性の残留誤差の影響をディザパターンにより時間的に拡散することができ、比較的簡単な構成でＳＦＤＲをより拡大させることができる。 According to the third embodiment as described above, since the first and second DA converters 12 and 13 operate at the same speed as the drive clock of the DA converter 1, the operation speed is higher than that of the first and second embodiments. However, the dither generation circuit 16 diffuses the periodicity of the timing for selecting the operation timing of the first and second DA converters 12 and 13, so that the INL of the first and second DA converters 12 and 13 can be reduced. The influence of the residual error of characteristics can be diffused in time by the dither pattern, and the SFDR can be further expanded with a relatively simple configuration.

実施の形態４．
実施の形態３では、２個のＤＡ変換器１２，１３を用いた構成について説明した。これに対して、実施の形態４では、３個のＤＡ変換器１２，１３，１７を用いる構成について説明する。 Embodiment 4 FIG.
In the third embodiment, the configuration using the two DA converters 12 and 13 has been described. In contrast, in the fourth embodiment, a configuration using three DA converters 12, 13, and 17 will be described.

図７は、この発明の実施の形態４によるＤＡ変換器を示す構成図である。図７において、実施の形態４のＤＡ変換装置２０１の構成の概要は、実施の形態３のＤＡ変換装置１０１と同様であるが、実施の形態４のＤＡ変換装置２０１は、第３のＤＡ変換器（ＤＡＣ３
）１７、加算器１８、遅延回路１９及びクロック選択スイッチ２０をさらに有する点が実施の形態３のＤＡ変換装置１０１とは異なる。 FIG. 7 is a block diagram showing a DA converter according to Embodiment 4 of the present invention. 7, the outline of the configuration of the DA converter 201 according to the fourth embodiment is the same as that of the DA converter 101 according to the third embodiment. However, the DA converter 201 according to the fourth embodiment has a third DA converter. (DAC3
) 17, an adder 18, a delay circuit 19 and a clock selection switch 20 are different from the DA converter 101 of the third embodiment.

図８は、図７のＤＡ変換装置２０１の動作タイミングを示すタイミングチャートである。この図８に示すように、実施の形態４のディザ発生回路１６は、＋１／−１のディザ信号を出力し、加算器１８でディザ信号と遅延回路１９の出力とが加算されて、第１〜３のＤＡ変換器１２，１３，１７のうちのいずれか１つが選択される。このような構成でＤＡ変換器を選択することによって、同じＤＡ変換器が２回連続で選択されることがなくなる。ここで、実施の形態４では、ディザ発生回路１６、加算器１８、遅延回路１９及びクロック選択スイッチ２０が切替制御手段を構成している。実施の形態４では、データ選択用スイッチ１１が切替手段を構成している。 FIG. 8 is a timing chart showing the operation timing of the DA converter 201 of FIG. As shown in FIG. 8, the dither generation circuit 16 of the fourth embodiment outputs a + 1 / −1 dither signal, and the adder 18 adds the dither signal and the output of the delay circuit 19 to obtain the first dither signal. Any one of the DA converters 12, 13, and 17 is selected. By selecting a DA converter with such a configuration, the same DA converter is not selected twice in succession. Here, in the fourth embodiment, the dither generation circuit 16, the adder 18, the delay circuit 19, and the clock selection switch 20 constitute a switching control means. In the fourth embodiment, the data selection switch 11 constitutes a switching means.

上記のような実施の形態４によれば、複数のＤＡ変換器のうち信号出力するＤＡ変換器がディザ信号に基づいて選択され、同一のＤＡ変換器が連続で選択されないように、データ選択用スイッチ１１及びアナログ信号切替用スイッチ１４が制御される。これにより、実施の形態３のＤＡ変換装置１０１に比べて、高速動作できるとともに、ＳＦＤＲをより拡大させることができる。 According to the fourth embodiment as described above, the DA converter that outputs a signal among the plurality of DA converters is selected based on the dither signal, and the same DA converter is not continuously selected. The switch 11 and the analog signal switching switch 14 are controlled. Thereby, it is possible to operate at a higher speed and to further increase the SFDR as compared with the DA converter 101 of the third embodiment.

なお、実施の形態４では、３個のＤＡ変換器１２，１３，１７を用いた例について説明したが、４個以上のＤＡ変換器を用いてもよい。 In the fourth embodiment, an example using three DA converters 12, 13, and 17 has been described. However, four or more DA converters may be used.

また、実施の形態１〜４では、基準電圧及び補正電圧を用いた構成について説明したが、電圧を電流に置き換えて、基準電流及び補正電流としてもよい。 In the first to fourth embodiments, the configuration using the reference voltage and the correction voltage has been described. However, the voltage may be replaced with a current to obtain the reference current and the correction current.

１，１０１，２０１ＤＡ変換装置、２デジタル信号源、１１データ選択用スイッチ（切替手段）、１２第１のＤＡ変換器、１３第２のＤＡ変換器、１４アナログ信号切替用スイッチ（切替手段）、１５分周器、１６ディザ発生回路、１７第３のＤＡ変換器、１６ディザ発生回路、１８加算器、１９遅延回路、２０クロック選択スイッチ、３１基準電圧発生部、３２補正電圧発生部、３３電圧加算部、３４ＤＡ出力部、３５補正電圧メモリ。 1, 101, 201 DA converter, 2 digital signal source, 11 data selection switch (switching means), 12 first DA converter, 13 second DA converter, 14 analog signal switching switch (switching means) , 15 divider, 16 dither generation circuit, 17 third DA converter, 16 dither generation circuit, 18 adder, 19 delay circuit, 20 clock selection switch, 31 reference voltage generation unit, 32 correction voltage generation unit, 33 Voltage addition unit, 34 DA output unit, 35 correction voltage memory.

Claims

A plurality of DA converters for converting input digital signals into analog signals;
Switching means for switching and outputting the analog signal output of each of the plurality of DA converters in a time-sharing manner,
The integral nonlinearity error characteristic of each of the plurality of DA converters is a characteristic such that when the integral nonlinearity error is averaged over the plurality of DA converters, the DA conversion apparatus approaches zero.

Each of the plurality of DA converters has correction means for correcting the reference voltage value or the reference current value of each bit so that the average of the integral nonlinearity error of each bit is minimized with respect to the ideal characteristic. The DA converter according to claim 1.

A switching control unit for controlling switching by the switching unit by sending a dither signal to the switching unit so as to spread a selection cycle of the DA converter selected as a signal source of the analog signal. The DA converter according to claim 1 or 2.

The plurality of DA converters are three or more DA converters,
The DA conversion apparatus according to claim 3, wherein the switching control unit controls switching by the switching unit so as to prevent the same DA converters from being continuously selected.