JP2010123667A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device allowing steady-state loss and switching loss to be optimally adjusted after ending a device manufacturing process. <P>SOLUTION: This semiconductor device includes, in a cell region for arranging an IGBT therein, a control gate electrode 13 capable of adjusting the quantity of holes in a p+ type substrate 1 becoming a collector region and the quantity of electrons in an FS layer 2a. Thereby, the semiconductor device allowing stationary loss and switching loss to be optimally adjusted after ending a device manufacturing process can be provided. An application designer (element user) can set optimum loss in accordance with a use condition such as a drive frequency by controlling an electrode provided to the control gate 13. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、トレンチゲート構造の絶縁ゲート型トランジスタ（以下、ＩＧＢＴという）等のような絶縁ゲート型の半導体装置に関するものである。   The present invention relates to an insulated gate semiconductor device such as an insulated gate transistor (hereinafter referred to as IGBT) having a trench gate structure.

トレンチゲート構造のＩＧＢＴ等の高耐圧絶縁ゲート型半導体素子の損失には、定常損失とスイッチング損失がある。これらの損失特性は、コレクタからの少数キャリアの注入量によるところが大きい。   The loss of a high-voltage insulated gate semiconductor element such as an IGBT having a trench gate structure includes a steady loss and a switching loss. These loss characteristics largely depend on the amount of minority carriers injected from the collector.

図８は、従来のｎチャネルタイプのＩＧＢＴの断面図である。この図に示されるように、コレクタ領域を構成するｐ+型基板１０１の表面にバッファ層として機能するフィールドストップ（以下、ＦＳという）層１０２ａを介してｎ-型ドリフト層１０２が形成されており、このｎ-型ドリフト層１０２の表層部にトレンチゲート構造が形成されている。具体的には、ｎ-型ドリフト層１０２の表層部にｐ型ベース領域１０３が形成されていると共に、このｐ型ベース領域１０３を貫通するようにトレンチ１０４が形成され、このトレンチ１０４によってｐ型ベース領域１０３が複数に分離されている。そして、分離されたうちの一部に対してｎ+型エミッタ領域１０５が形成されることでチャネルｐ層１０３ａとされ、残りに対してはｎ+型エミッタ領域１０５が形成されないことでフロート層１０３ｂとされている。さらに、トレンチ１０４内にゲート絶縁膜１０６を介してゲート電極１０７が形成され、チャネルｐ層１０３ａと接するものがゲート電圧印加用のゲート電極１０７ａ、チャネルｐ層１０３ａと接していないものがダミー用のダミーゲート電極１０７ｂとされている。 FIG. 8 is a cross-sectional view of a conventional n-channel type IGBT. As shown in this figure, an n − type drift layer 102 is formed on the surface of a p + type substrate 101 constituting a collector region via a field stop (hereinafter referred to as FS) layer 102a functioning as a buffer layer. A trench gate structure is formed in the surface layer portion of the n − type drift layer 102. Specifically, a p-type base region 103 is formed in the surface layer portion of the n − -type drift layer 102, and a trench 104 is formed so as to penetrate the p-type base region 103. The base region 103 is separated into a plurality. Then, an n + -type emitter region 105 is formed on a part of the separated layers to form a channel p layer 103 a, and an n + -type emitter region 105 is not formed on the rest of the float layer 103 b. It is said that. Further, a gate electrode 107 is formed in the trench 104 through the gate insulating film 106, and the gate electrode 107a that is in contact with the channel p layer 103a is not in contact with the channel p layer 103a. The dummy gate electrode 107b is used.

このように構成されるＩＧＢＴでは、オン状態において、コレクタ領域となるｐ+型基板１０１からのホールの注入を多くするとＦＳ層１０２ａにより多くのホールが蓄積されるため、これにより導電率変調がより多く促進され、定常損失を低減することができる。その一方、ＩＧＢＴでは、オン状態において、ホールの蓄積量が多過ぎると、ターンオフ時にホールが抜けるまでの時間がより多く掛かり、ターンオフ損失が増大してしまう。 In the IGBT configured as described above, in the ON state, if the number of holes injected from the p + type substrate 101 serving as the collector region is increased, more holes are accumulated in the FS layer 102a. A lot is promoted and the steady loss can be reduced. On the other hand, in the IGBT, if the accumulated amount of holes is too large in the on state, more time is required until holes are removed during turn-off, and turn-off loss increases.

したがって、定常損失とスイッチング損失を足し合わせた全損失が最小となるように、使用する駆動周波数に応じて定常損失とスイッチング損失のバランスをコントロール設計することが求められる。   Therefore, it is required to design the balance between the steady loss and the switching loss in accordance with the drive frequency used so that the total loss of the steady loss and the switching loss is minimized.

このため、従来では、電子線照射等を用いたライフタイム制御技術や、図８に示したように、コレクタ領域となるｐ+型基板１０１を研削して薄くしておき、ｐ+型基板１０１とｎ-型ドリフト層１０２の間にｎ+型のＦＳ層１０２ａを形成したＦＳ型ＩＧＢＴが提案されている（特許文献１参照）。 Therefore, in the conventional, and life time control technique using electron beam irradiation or the like, as shown in FIG. 8, it leaves thinned by grinding the p + -type substrate 101 as a collector region, p + -type substrate 101 An FS type IGBT is proposed in which an n + type FS layer 102a is formed between the n − type drift layer 102 (see Patent Document 1).

ライフタイム制御技術は、素子製造プロセスにおいて、電子線などを素子に照射してアニールすることにより、再結合中心をドリフト層内に作り、少数キャリアのライフタイムを調整するものである。これにより、少数キャリアの輸送効率を調整でき、最適な損失設計を行うことが可能となる。ＦＳ型ＩＧＢＴでは、裏面のコレクタ領域を構成するｐ+基板１０１の濃度とｎ+型のＦＳ層１０２ａの濃度差を素子製造プロセスでコントロールすることにより、ホール（少数キャリア）の注入量を調整することができるため、最適な損失設計を行うことが可能となる。これらの技術を用いて、各アプリケーションに応じて最適な少数キャリアの注入または輸送効率の調整が行われている。
特開２００３−１０１０２０号公報 In the device manufacturing process, the lifetime control technology is to adjust the lifetime of minority carriers by creating a recombination center in the drift layer by irradiating the device with an electron beam or the like and annealing. Thereby, the transport efficiency of minority carriers can be adjusted, and an optimal loss design can be performed. In the FS type IGBT, the amount of injection of holes (minority carriers) is adjusted by controlling the concentration difference between the p + substrate 101 constituting the collector region on the back surface and the n + type FS layer 102a in the element manufacturing process. Therefore, it is possible to perform an optimum loss design. These techniques are used to optimally inject minority carriers or adjust transport efficiency according to each application.
JP 2003-101020 A

しかしながら、上記のような技術は、素子製造プロセスの中でカスタマイズされることであって、デバイスとして汎用性に欠ける。また、ある１つのアプリケーションの中でも駆動周波数等の動作条件や温度などの環境条件は様々に変化し、その変化には対応できない。   However, the technology as described above is customized in the element manufacturing process and lacks versatility as a device. Further, even within one application, operating conditions such as drive frequency and environmental conditions such as temperature change in various ways, and it is not possible to cope with such changes.

本発明は上記点に鑑みて、デバイス製造プロセスが終了した後で、定常損失、スイッチング損失が最適調整できる半導体装置を提供することを特徴とする。   In view of the above, the present invention is characterized by providing a semiconductor device in which steady loss and switching loss can be optimally adjusted after the device manufacturing process is completed.

上記目的を達成するため、請求項１に記載の発明では、絶縁ゲート型半導体素子を有した半導体装置において、コレクタ層（１）のうちドリフト層（２）が形成された面とは反対側となる裏面側から形成されたトレンチ（１１）と、裏面側のトレンチ（１１）の表面上に形成されたゲート絶縁膜（１２）と、裏面側のトレンチ（１１）内において、ゲート絶縁膜（１２）の上に形成されたコントロールゲート電極（１３）とを有していることを特徴としている。   In order to achieve the above object, according to the first aspect of the present invention, in the semiconductor device having an insulated gate semiconductor element, the side of the collector layer (1) opposite to the surface on which the drift layer (2) is formed; The trench (11) formed from the back side, the gate insulating film (12) formed on the surface of the back side trench (11), and the gate insulating film (12 in the back side trench (11)) And a control gate electrode (13) formed on the substrate.

このように、絶縁ゲート型半導体素子が配置されるセル領域にコレクタ層（１）内のキャリア量を調整することができるコントロールゲート電極（１３）を備えるようにしている。このため、デバイス製造プロセスが終了した後で、定常損失、スイッチング損失が最適調整できる半導体装置とすることが可能となる。   Thus, the control gate electrode (13) capable of adjusting the amount of carriers in the collector layer (1) is provided in the cell region where the insulated gate semiconductor element is disposed. For this reason, it is possible to provide a semiconductor device in which steady loss and switching loss can be optimally adjusted after the device manufacturing process is completed.

例えば、請求項２に記載の発明のように、裏面側のトレンチ（１１）をコレクタ層（１）が貫通される深さとしても良いし、請求項６に記載の発明のように、裏面側のトレンチ（１１）をコレクタ層（１）が貫通されない深さとしても良い。   For example, the trench (11) on the back surface side may have a depth through which the collector layer (1) penetrates as in the invention described in claim 2, or the back surface side as in the invention described in claim 6. The trench (11) may be deep enough not to penetrate the collector layer (1).

また、請求項３に記載したように、コレクタ層（１）とドリフト層（２）との間にドリフト層（２）よりも不純物濃度が高くされた第２導電型のＦＳ層（２ａ）が配置されるようにすることもできる。   Further, as described in claim 3, the second conductivity type FS layer (2a) having an impurity concentration higher than that of the drift layer (2) is provided between the collector layer (1) and the drift layer (2). It can also be arranged.

このようなＦＳ層（２ａ）を配置する場合には、請求項４に記載したように、裏面側のトレンチ（１１）がＦＳ層（２ａ）も貫通するように形成されるようにすると、コントロールゲート電極（１３）により、ＦＳ層（２ａ）内のキャリア量を調整することもできる。   In the case of arranging such an FS layer (2a), if the trench (11) on the back side is formed so as to penetrate the FS layer (2a) as described in claim 4, the control is performed. The amount of carriers in the FS layer (2a) can also be adjusted by the gate electrode (13).

さらに、請求項５の記載したように、ＦＳ層（２ａ）とドリフト層（２）の間に第１導電型層（６０）を形成し、裏面側において、コレクタ層（１）とＦＳ層（２ａ）と第１導電型層（６０）およびトレンチ（１１）内のコントロールゲート電極（１３）にて、トレンチゲート構造のＭＯＳＦＥＴが構成されるようにすることもできる。   Furthermore, as described in claim 5, the first conductivity type layer (60) is formed between the FS layer (2a) and the drift layer (2), and on the back side, the collector layer (1) and the FS layer ( A MOSFET having a trench gate structure may be configured by 2a), the first conductivity type layer (60), and the control gate electrode (13) in the trench (11).

請求項７に記載の発明では、セル領域を囲む外周耐圧構造を備えた外周領域を有し、該外周領域にも裏面側のトレンチ（１１）と、該トレンチ（１１）の表面に形成されたゲート絶縁膜（１２）およびコントロールゲート電極（１３）が備えられていることを特徴としている。   In the invention according to claim 7, the outer peripheral region having the outer peripheral pressure-resistant structure surrounding the cell region is provided, and the outer peripheral region is also formed on the surface of the back surface side trench (11) and the trench (11). A gate insulating film (12) and a control gate electrode (13) are provided.

このように、外周領域に対してもコントロールゲート電極（１３）を形成することができる。そして、セル領域および外周領域に配置された各コントロールゲート電極（１３）との電気的接続を外周領域にて行う構造とすることができる。   Thus, the control gate electrode (13) can be formed also in the outer peripheral region. And it can be set as the structure which performs an electrical connection with each control gate electrode (13) arrange | positioned in a cell area | region and an outer peripheral area | region in an outer peripheral area | region.

例えば、請求項８に記載したように、セル領域および外周領域に形成されたコントロールゲート電極（１３）が、共に、外周領域に形成された外周電極（３７）に対して電気的に接続されるような構造とすることができる。   For example, as described in claim 8, the control gate electrode (13) formed in the cell region and the outer peripheral region is electrically connected to the outer peripheral electrode (37) formed in the outer peripheral region. It can be set as such a structure.

また、請求項９に記載したように、セル領域および外周領域に形成されたコントロールゲート電極（１３）が、共に、外周領域においてドリフト層（２）を貫通するように形成された貫通孔（５０）内に配置された配線層（５２）と電気的に接続され、裏面とは反対側の表面まで引き回された構造とすることもできる。   In addition, as described in claim 9, the control gate electrodes (13) formed in the cell region and the outer peripheral region both have through holes (50) formed so as to penetrate the drift layer (2) in the outer peripheral region. It is also possible to have a structure that is electrically connected to the wiring layer (52) disposed in the inside and is led to the surface opposite to the back surface.

請求項１０に記載の発明では、コントロールゲート電極（１３）のうちセル領域に形成された部分（１３ａ）同士の間隔と比べて、コントロールゲート電極（１３）のうち外周領域に形成された部分（１３ｂ）同士の間隔の方が狭くされていることを特徴としている。   In the invention according to claim 10, compared to the interval between the portions (13 a) formed in the cell region of the control gate electrode (13), the portion formed in the outer peripheral region of the control gate electrode (13) ( 13b) It is characterized in that the interval between them is narrowed.

このような構成によれば、外周領域の方がセル領域よりもコントロールゲート電極（１３）の密度が密にされているため、例えば、コレクタ領域に相当するコレクタ層（１）をｐ型で構成した場合、コントロールゲート電極（１３）にコレクタ領域に対して正の電圧を印加したときに、外周領域に注入される少数キャリア量をセル領域から注入される少数キャリア量よりも抑えることができる。このため、セル領域の終端部でのキャリア集中による素子破壊を防止することが可能となる。   According to such a configuration, since the density of the control gate electrode (13) is higher in the outer peripheral region than in the cell region, for example, the collector layer (1) corresponding to the collector region is configured in a p-type. In this case, when a positive voltage is applied to the collector region in the control gate electrode (13), the minority carrier amount injected into the outer peripheral region can be suppressed from the minority carrier amount injected from the cell region. For this reason, it is possible to prevent element destruction due to carrier concentration at the terminal portion of the cell region.

請求項１１に記載の発明では、コントロールゲート電極（１３）のうちセル領域に形成された部分（１３ａ）と外周領域に形成された部分（１３ｂ）とが電気的に分離されており、それぞれが異なる電極（３７ａ、３７ｂ）に電気的に接続されていることを特徴としている。   In the invention according to claim 11, the portion (13 a) formed in the cell region and the portion (13 b) formed in the outer peripheral region of the control gate electrode (13) are electrically separated, It is characterized by being electrically connected to different electrodes (37a, 37b).

このような構成とすれば、コントロールゲート電極（１３）のうちセル領域に形成された部分（１３ａ）と外周領域に形成された部分（１３ｂ）とを別々の電位に制御することができる。これにより、請求項１０と同様の効果を得ることができる。   With such a configuration, the portion (13a) formed in the cell region and the portion (13b) formed in the outer peripheral region of the control gate electrode (13) can be controlled to different potentials. Thus, the same effect as that of the tenth aspect can be obtained.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＩＧＢＴを有する半導体装置の断面構造を示した断面模式図である。以下、この図を参照して、本実施形態にかかるＩＧＢＴを有する半導体装置について説明する。 (First embodiment)
A first embodiment of the present invention will be described. FIG. 1 is a schematic cross-sectional view showing a cross-sectional structure of a semiconductor device having an IGBT according to the present embodiment. Hereinafter, with reference to this figure, the semiconductor device having the IGBT according to the present embodiment will be described.

図１に示すように、本実施形態の半導体装置には、ＩＧＢＴが備えられるセル領域とその外周を囲むように構成された外周領域が形成されている。ｐ+型コレクタ層１の表面に、高濃度のｎ型不純物層で構成されたＦＳ層（フィールドストップ層）２ａが備えられていると共に、このＦＳ層２ａの上にｐ+型コレクタ層１やＦＳ層２ａよりも低不純物濃度で構成されたｎ-型ドリフト層２が備えられている。ＦＳ層２ａは、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、基板裏面側から注入されるホールの注入量を制御するために備えてある。 As shown in FIG. 1, in the semiconductor device of this embodiment, a cell region provided with an IGBT and an outer peripheral region configured to surround the outer periphery thereof are formed. the p + -type collector layer 1 of a surface, a high concentration n-type impurity layer FS layer formed of the (field stop layer) with 2a is provided, Ya p + -type collector layer 1 on top of the FS layer 2a An n − type drift layer 2 having a lower impurity concentration than the FS layer 2a is provided. The FS layer 2a is not necessarily required, but is provided for improving the breakdown voltage and steady loss performance by preventing the depletion layer from spreading and for controlling the injection amount of holes injected from the back side of the substrate. is there.

このようなｐ+型コレクタ層１、ＦＳ層２ａ、ｎ-型ドリフト層２が順に配置された構造は、例えば、ｎ-型ドリフト層２を構成するｎ型のＦＺ基板の表層部に後述する素子構造を形成したのち、裏面側を削った後にｎ型不純物やｐ型不純物をイオン注入・熱拡散してｐ+型コレクタ層１やＦＳ層２ａを形成することで構成される。また、ｐ+型コレクタ層１を構成するｐ型の半導体基板上にＦＳ層２ａやｎ-型ドリフト層２をエピタキシャル成長させることによっても構成することができる。 Such a structure in which the p + -type collector layer 1, the FS layer 2 a, and the n − -type drift layer 2 are sequentially arranged will be described later, for example, on the surface layer portion of the n-type FZ substrate constituting the n − -type drift layer 2. After the element structure is formed, the p + -type collector layer 1 and the FS layer 2a are formed by ion implantation and thermal diffusion of n-type impurities and p-type impurities after the rear surface side is shaved. Alternatively, the FS layer 2 a and the n − -type drift layer 2 can be epitaxially grown on the p-type semiconductor substrate constituting the p + -type collector layer 1.

また、ｎ-型ドリフト層２の表層部には、所定厚さのｐ型ベース領域３が形成されている。さらに、ｐ型ベース領域３を貫通してｎ-型ドリフト層２まで達するように複数個のトレンチ４が形成されており、このトレンチ４によってｐ型ベース領域３が複数個に分離されている。具体的には、トレンチ４は複数所定のピッチ（間隔）で形成されており、図１の奥行き方向（紙面垂直方向）において各トレンチ４が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。そして、環状構造とされる場合、各トレンチ４が構成する環状構造は複数本ずつを１組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。 A p-type base region 3 having a predetermined thickness is formed in the surface layer portion of the n − -type drift layer 2. Further, a plurality of trenches 4 are formed so as to penetrate the p-type base region 3 and reach the n − -type drift layer 2, and the p-type base region 3 is separated into a plurality of trenches 4. Specifically, the trenches 4 are formed at a plurality of predetermined pitches (intervals), and a stripe structure in which each trench 4 extends in parallel in the depth direction (perpendicular to the paper surface) in FIG. 1 or extends in parallel. After that, the ring structure is formed by being drawn around the tip. And when it is set as an annular structure, the annular structure which each trench 4 comprises is arranged so that the longitudinal direction of adjacent multiple ring structures may become parallel, and a multiple ring structure may be constituted by making a plurality of sets one by one. Yes.

隣接するトレンチ４によってｐ型ベース領域３が複数に分割された状態となるが、そのうちの一部は、チャネル領域を構成するチャネルｐ層３ａであり、このチャネルｐ層３ａの表層部に、ｎ+型エミッタ領域５が形成されている。 The p-type base region 3 is divided into a plurality of portions by the adjacent trenches 4, and a part of them is a channel p layer 3 a constituting the channel region, and n is formed on the surface layer portion of the channel p layer 3 a. A + type emitter region 5 is formed.

ｎ+型エミッタ領域５は、ｎ-型ドリフト層２よりも高不純物濃度で構成され、ｐ型ベース領域３内において終端しており、かつ、トレンチ４の側面に接するように配置されている。より詳しくは、トレンチ４の長手方向に沿って棒状に延設され、トレンチ４の先端よりも内側で終端した構造とされている。 The n + -type emitter region 5 has a higher impurity concentration than the n − -type drift layer 2, terminates in the p-type base region 3, and is disposed in contact with the side surface of the trench 4. More specifically, the structure extends in the shape of a rod along the longitudinal direction of the trench 4 and terminates inside the tip of the trench 4.

各トレンチ４内は、各トレンチ４の内壁表面を覆うように形成されたゲート絶縁膜６と、このゲート絶縁膜６の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極７とにより埋め込まれている。   Each trench 4 includes a gate insulating film 6 formed so as to cover the inner wall surface of each trench 4 and a gate electrode 7 formed of doped Poly-Si or the like formed on the surface of the gate insulating film 6. Embedded.

また、基板表面に絶縁膜８が形成されており、この絶縁膜８上にエミッタ電極９が形成されている。このエミッタ電極９は、絶縁膜８に形成されたコンタクトホール８ａを通じてｎ+型エミッタ領域５やチャネルｐ層３ａと電気的に接続されている。さらに、ｐ+型基板１の裏面には、ｐ+型基板１と電気的に接続されるようにコレクタ電極１０が形成されている。このようにして、ＩＧＢＴの基本構造が構成されている。 An insulating film 8 is formed on the substrate surface, and an emitter electrode 9 is formed on the insulating film 8. The emitter electrode 9 is electrically connected to the n + -type emitter region 5 and the channel p layer 3a through a contact hole 8a formed in the insulating film 8. Further, on the rear surface of the p + -type substrate 1, p + -type substrate 1 and electrically connected to the collector electrode 10 as it is formed. In this way, the basic structure of the IGBT is configured.

そして、さらに本実施形態では、上記のように構成されたＩＧＢＴが配置されるセル領域において、ｐ+型基板１側から複数のトレンチ１１を形成している。各トレンチ１１は、ｐ+型基板１およびＦＳ層２ａを貫通してｎ-型ドリフト層２に達するように形成されており、所定間隔（例えば等間隔）を空けてストライプ状に配置されている。トレンチ１１内は、各トレンチ１１の内壁表面を覆うように形成されたゲート絶縁膜１２と、このゲート絶縁膜１２の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるコントロールゲート電極１３とにより埋め込まれている。本実施形態では、各コントロールゲート電極１３は、すべて別断面において電気的に接続され、外部との電気的な接続が行われることで、コントロールゲート電極１３の電位を制御できるように構成されている。 Further, in the present embodiment, a plurality of trenches 11 are formed from the p + type substrate 1 side in the cell region where the IGBT configured as described above is disposed. Each trench 11 is formed so as to penetrate the p + type substrate 1 and the FS layer 2a to reach the n − type drift layer 2, and is arranged in a stripe shape with a predetermined interval (for example, equal intervals). . The trench 11 includes a gate insulating film 12 formed so as to cover the inner wall surface of each trench 11 and a control gate electrode 13 made of doped Poly-Si or the like formed on the surface of the gate insulating film 12. Embedded. In this embodiment, all the control gate electrodes 13 are electrically connected in different sections, and are configured to be able to control the potential of the control gate electrode 13 by being electrically connected to the outside. .

以上のように構成された本実施形態の半導体装置の作動について説明する。   The operation of the semiconductor device of the present embodiment configured as described above will be described.

まず、オフ状態においては、ゲート電極７に対してゲート電圧が印加されていないため、チャネルｐ層３ａに対して反転層が形成されない。このため、コレクタ−エミッタ間の電流がオフとなる。そして、ゲート電極７に対してゲート電圧が印加されると、チャネルｐ層３ａに対して反転層が形成され、コレクタ−エミッタ間に電流が流されてオン状態となる。   First, in the off state, since no gate voltage is applied to the gate electrode 7, no inversion layer is formed on the channel p layer 3a. For this reason, the current between the collector and the emitter is turned off. When a gate voltage is applied to the gate electrode 7, an inversion layer is formed with respect to the channel p layer 3a, and a current flows between the collector and the emitter to be turned on.

このような動作において、コントロールゲート電極１３にコレクタ電圧に対して正の電圧（例えば電圧Ｖ＞０）を印加すると、この電圧がゲート絶縁膜１２を介してコレクタ領域となるｐ+型基板１やＦＳ層２ａに影響し、ｐ+型基板１内においてはホールが減少する方向に進み、ＦＳ層２ａにおいては電子が蓄積される方向に進む。このため、オン状態のときにｐ+型基板１からｎ+型エミッタ領域５側に向かって注入されるホールの注入量が減少することになる。つまり、素子特性としては、定常損失は増大するがスイッチング損失を低減させることが可能となる。 In such an operation, when a positive voltage (for example, voltage V> 0) is applied to the control gate electrode 13 with respect to the collector voltage, this voltage becomes a collector region via the gate insulating film 12 and the p + type substrate 1 or It affects the FS layer 2a and proceeds in the direction of decreasing holes in the p + type substrate 1, and proceeds in the direction of accumulation of electrons in the FS layer 2a. For this reason, the amount of holes injected from the p + -type substrate 1 toward the n + -type emitter region 5 in the on state is reduced. That is, as element characteristics, steady loss increases, but switching loss can be reduced.

一方、コントロールゲート電極１３にコレクタ電圧に対して負の電圧（例えば電圧Ｖ＜０）を印加すると、この電圧がゲート絶縁膜１２を介してコレクタ領域となるｐ+型基板１やＦＳ層２ａに影響し、ｐ+型基板１内においてはホールが蓄積される方向に進み、ＦＳ層２ａにおいては電子が減少する方向に進む。このため、オン状態のときにｐ+型基板１からｎ+型エミッタ領域５側に向かって注入されるホールの注入量が増加することになる。つまり、素子特性としては、スイッチング損失が増大するが、定常損失を減少させることが可能となる。 On the other hand, when a negative voltage (for example, voltage V <0) is applied to the control gate electrode 13 with respect to the collector voltage, this voltage is applied to the p + type substrate 1 and the FS layer 2a that become the collector region via the gate insulating film 12. As a result, in the p + type substrate 1, the process proceeds in the direction in which holes are accumulated, and in the FS layer 2a, the process proceeds in a direction in which electrons decrease. For this reason, the amount of holes injected from the p + type substrate 1 toward the n + type emitter region 5 in the on state increases. That is, as element characteristics, switching loss increases, but steady loss can be reduced.

以上説明したように、本実施形態の半導体装置では、ＩＧＢＴが配置されるセル領域にコレクタ領域となるｐ+型基板１内のホールの量やＦＳ層２ａ内の電子の量を調整することができるコントロールゲート電極１３を備えるようにしている。 As described above, in the semiconductor device of this embodiment, the amount of holes in the p + -type substrate 1 serving as the collector region and the amount of electrons in the FS layer 2a can be adjusted in the cell region where the IGBT is disposed. A control gate electrode 13 is provided.

このため、デバイス製造プロセスが終了した後で、定常損失、スイッチング損失が最適調整できる半導体装置とすることが可能となる。また、アプリケーション設計者（素子使用者）は、コントロールゲート電極１３に与える電極を制御することにより、駆動周波数等の使用条件に応じた最適な損失設定をすることができる。また、従来時間が掛かっていたデバイス製造条件の合わせ込みやアプリケーション評価のトライアンドエラーの繰り返しといった時間の掛かるカスタム素子製造工程開発が不要となる。   For this reason, it is possible to provide a semiconductor device in which steady loss and switching loss can be optimally adjusted after the device manufacturing process is completed. Further, the application designer (element user) can set the optimum loss according to the use conditions such as the drive frequency by controlling the electrode applied to the control gate electrode 13. In addition, time-consuming custom element manufacturing process development such as adjustment of device manufacturing conditions and repeated trial-and-error of application evaluation, which has taken a long time, becomes unnecessary.

そして、駆動周波数、温度が動作時に変化していく場合においても、コントロールゲート電極１３に印加する電圧も合せて変化させることにより、その周波数、温度に最適なデバイス性能（損失特性、サージ特性）を発揮することが可能となる。   Even when the driving frequency and temperature change during operation, the voltage applied to the control gate electrode 13 is also changed to obtain the optimum device performance (loss characteristic, surge characteristic) for the frequency and temperature. It becomes possible to demonstrate.

さらに、コントロールゲート電極１３に印加する電圧を調整することによる定常損失とスイッチング損失の最適化以外にも、スイッチング損失とサージの観点からも最適制御を行うことができる。これについて以下に説明する。   Furthermore, in addition to optimization of steady loss and switching loss by adjusting the voltage applied to the control gate electrode 13, optimal control can be performed from the viewpoint of switching loss and surge. This will be described below.

ＩＧＢＴのスイッチングにおいて、コレクタ領域となるｐ+型基板１からのホールの注入が少ないと、ターンオフの際にホールが素早く抜けてスイッチング損失が小さくなる一方、急峻な電位変化による電圧サージが大きくなる。 In IGBT switching, if the number of holes injected from the p + -type substrate 1 serving as the collector region is small, holes are quickly removed at the time of turn-off, and the switching loss is reduced. On the other hand, the voltage surge due to the abrupt potential change is increased.

逆に、コレクタ領域となるｐ+型基板１からのホールの注入量が多いと、ターンオフの際にホールが抜けるのに時間が掛かるため、スイッチング損失が大きくなる一方、電位変化が緩やかで電圧サージが小さくなる。 Conversely, if the amount of holes injected from the p + -type substrate 1 serving as the collector region is large, it takes time for the holes to escape during turn-off, resulting in increased switching loss, while the potential change is gradual and voltage surges occur. Becomes smaller.

また、スイッチングによる電圧サージと損失の温度特性は、（１）高温になるほどスイッチング損失が増大する反面、スイッチングによる電圧サージは低減し、（２）低温になるほどスイッチング損失が低減する反面、スイッチングによる電圧サージは増大する。   The temperature characteristics of the voltage surge and loss due to switching are as follows: (1) the switching loss increases as the temperature increases, while the voltage surge due to switching decreases, and (2) the switching loss decreases as the temperature decreases, the voltage due to switching. Surge increases.

したがって、高温で電圧サージをあまり重視しなくて良い場合には、コントロールゲート電極１３にコレクタ電圧に対して正の電圧を印加し、損失を効果的に抑制することができ、低温で損失をあまり重視しなくて良い場合には、コントロールゲート電極１３にコレクタ電位に対して負の電圧を印加し、電圧サージを効果的に抑えることが可能となる。このようにすることで、環境温度に対応した最適な性能を実現することが可能となる。   Therefore, when it is not necessary to place much importance on the voltage surge at a high temperature, a positive voltage with respect to the collector voltage can be applied to the control gate electrode 13 to effectively suppress the loss. When it is not necessary to give importance, it is possible to effectively suppress a voltage surge by applying a negative voltage to the control gate electrode 13 with respect to the collector potential. By doing in this way, it becomes possible to implement | achieve the optimal performance corresponding to environmental temperature.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に示した半導体装置のうち、コントロールゲート電極１３の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, the structure of the control gate electrode 13 in the semiconductor device shown in the first embodiment is changed, and the other parts are the same as those in the first embodiment. Only will be described.

図２は、本実施形態に係るＩＧＢＴを備えた半導体装置の断面図である。この図に示したように、コントロールゲート電極１３が配置されたトレンチ１１の深さを第１実施形態の場合よりも浅くしてあり、トレンチ１１がｐ+型基板１のみを貫通してＦＳ層２ａは貫通しない構造としてある点が第１実施形態と異なる。 FIG. 2 is a cross-sectional view of a semiconductor device including the IGBT according to the present embodiment. As shown in this figure, the depth of the trench 11 in which the control gate electrode 13 is arranged is made shallower than that in the first embodiment, and the trench 11 penetrates only the p + type substrate 1 and the FS layer. 2a is different from the first embodiment in that it does not penetrate.

このような構造の場合、コントロールゲート電極１３への電圧印加に基づいてＦＳ層２ａにおける電子の蓄積、減少のコントロールがあまり出来なくなるが、ｐ+型基板１でのホール量については第１実施形態と同様の制御でき、しかも耐圧を向上させるためのＦＳ層２ａをフラットな状態のままにできるため、素子耐圧を効果的に発揮させながらｐ+型基板１からの少数キャリアの注入量の制御を行うことが可能となる。 In the case of such a structure, it is difficult to control the accumulation and reduction of electrons in the FS layer 2a based on the voltage application to the control gate electrode 13, but the hole amount in the p + type substrate 1 is the first embodiment. Since the FS layer 2a for improving the breakdown voltage can be kept flat, the amount of minority carriers injected from the p + type substrate 1 can be controlled while the element breakdown voltage is effectively exhibited. Can be done.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、第２実施形態に示した半導体装置のうち、セル領域を囲む外周領域についてもコントロールゲート電極１３を備えるようにしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, among the semiconductor devices shown in the first and second embodiments, the outer peripheral region surrounding the cell region is also provided with the control gate electrode 13, and the rest is the same as in the first embodiment. Therefore, only the parts different from the first embodiment will be described.

図３は、本実施形態に係るＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面図である。この図に示したように、セル領域には第１実施形態と同様の構造のＩＧＢＴが備えられている。そして、外周領域には、ｎ-型ドリフト層２の表層部において、セル領域の外周を囲むようにｐ型ベース領域３よりも深くされたｐ型拡散層２０が形成されていると共に、更にｐ型拡散層２０の外周を囲むようにｐ型ガードリング層２１が多重リング構造として形成されている。各ｐ型ガードリング層２１は、絶縁膜８に形成されたコンタクトホール８ｂを通じて、各ｐ型ガードリング層２１と対応して配置された外周電極２２に対して電気的に接続されている。各外周電極２２は、互いに電気的に分離されており、ｐ型ガードリング層２１と同様に多重リング構造とされている。 FIG. 3 is a cross-sectional view showing a cross-sectional structure and a wiring structure of the semiconductor device having the IGBT according to the present embodiment. As shown in this figure, an IGBT having the same structure as that of the first embodiment is provided in the cell region. In the outer peripheral region, a p-type diffusion layer 20 deeper than the p-type base region 3 is formed in the surface layer portion of the n − -type drift layer 2 so as to surround the outer periphery of the cell region. A p-type guard ring layer 21 is formed as a multiple ring structure so as to surround the outer periphery of the mold diffusion layer 20. Each p-type guard ring layer 21 is electrically connected to an outer peripheral electrode 22 arranged corresponding to each p-type guard ring layer 21 through a contact hole 8 b formed in the insulating film 8. Each outer peripheral electrode 22 is electrically isolated from each other and has a multiple ring structure like the p-type guard ring layer 21.

さらに、ｐ型ガードリング層２１を囲むように、ｎ-型ドリフト層２の表層部にｎ+型層２３が形成されていると共に、その上に電極２４が形成されることにより、等電位リング（ＥＱＲ）構造が構成されている。そして、外周領域における電気的な接続が行われない場所は、保護膜２５にて覆われた状態とされている。このようにして、外周領域の基本構造が構成されている。 Further, an n + -type layer 23 is formed on the surface layer portion of the n − -type drift layer 2 so as to surround the p-type guard ring layer 21, and an electrode 24 is formed on the n + -type layer 23. An (EQR) structure is constructed. And the place where the electrical connection in an outer periphery area | region is not performed is made into the state covered with the protective film 25. FIG. In this way, the basic structure of the outer peripheral region is configured.

なお、ｐ型拡散層２０の上には絶縁膜８を介してドープトＰｏｌｙ−Ｓｉ層３０が形成されているが、このドープトＰｏｌｙ−Ｓｉ層３０は、各ゲート電極７を外部と電気的に接続させるためのものである。具体的には、Ｐｏｌｙ−Ｓｉ層３０は、各ゲート電極７と電気的に接続されると共に、絶縁膜８に形成されたコンタクトホール８ｃを通じてゲートパッド３１に電気的に接続され、このゲートパッド３１に対してボンディングワイヤ３２が接合されることにより、ゲート電極７と外部との電気的な接続が図られている。   Note that a doped Poly-Si layer 30 is formed on the p-type diffusion layer 20 via the insulating film 8. The doped Poly-Si layer 30 electrically connects each gate electrode 7 to the outside. It is for making it happen. Specifically, the Poly-Si layer 30 is electrically connected to each gate electrode 7 and electrically connected to the gate pad 31 through the contact hole 8 c formed in the insulating film 8. The bonding wire 32 is bonded to the gate electrode 7 so that the gate electrode 7 is electrically connected to the outside.

そして、このような基本構造を有する外周領域にも、半導体装置の裏面側において、セル領域と同様の構造、つまりトレンチ１１が形成されていると共に、トレンチ１１内にゲート絶縁膜１２およびコントロールゲート電極１３を配置した構造が備えられている。外周領域のコントロールゲート電極１３とセル領域のコントロールゲート電極１３とは別段面において電気的に接続されている。これらセル領域および外周領域のコントロールゲート電極１３への電圧印加は外周領域で行われ、セル領域では、コレクタ電極およびエミッタ電極を通じて電流を流すための電流経路が構成されている。   Also in the outer peripheral region having such a basic structure, a structure similar to the cell region, that is, the trench 11 is formed on the back surface side of the semiconductor device, and the gate insulating film 12 and the control gate electrode are formed in the trench 11. 13 is provided. The control gate electrode 13 in the outer peripheral region and the control gate electrode 13 in the cell region are electrically connected on different surfaces. The voltage application to the control gate electrode 13 in the cell region and the outer peripheral region is performed in the outer peripheral region, and a current path for flowing a current through the collector electrode and the emitter electrode is configured in the cell region.

具体的には、セル領域では、コレクタ電極１０がはんだ３３を介してリードフレーム３４に電気的に接続されている。外周領域では、絶縁膜３５および保護膜３６によってコレクタ電極１０から絶縁分離されるように外周裏面電極３７が配置されている。この外周裏面電極３７に対し、絶縁膜３５内に形成されたドープトＰｏｌｙ−Ｓｉ層３８を介して、セル領域および外周領域に形成された各コントロールゲート電極１３が電気的に接続されている。そして、外周裏面電極３７がはんだ３９を介してリードフレーム４０と電気的に接続されることで、セル領域および外周領域に備えられた各コントロールゲート電極１３への電圧印加が行えるように構成されている。   Specifically, in the cell region, the collector electrode 10 is electrically connected to the lead frame 34 via the solder 33. In the outer peripheral region, an outer peripheral back electrode 37 is disposed so as to be insulated from the collector electrode 10 by the insulating film 35 and the protective film 36. Each control gate electrode 13 formed in the cell region and the outer peripheral region is electrically connected to the outer peripheral back surface electrode 37 via a doped Poly-Si layer 38 formed in the insulating film 35. The outer peripheral back electrode 37 is electrically connected to the lead frame 40 via the solder 39, so that a voltage can be applied to each control gate electrode 13 provided in the cell region and the outer peripheral region. Yes.

なお、エミッタ電極９も、はんだ４１を介してリードフレーム４２に接続されている。そして、コレクタ電極１０と電気的に接続されたはんだ３３およびリードフレーム３４やエミッタ電極９に電気的に接続されたはんだ４１およびリードフレーム４２を通じて、コレクタ−エミッタ間の電流が流されるようになっている。   The emitter electrode 9 is also connected to the lead frame 42 via the solder 41. Then, a current between the collector and the emitter flows through the solder 33 and the lead frame 34 electrically connected to the collector electrode 10 and the solder 41 and the lead frame 42 electrically connected to the emitter electrode 9. Yes.

このように、外周領域に対してもコントロールゲート電極１３を形成することができる。そして、セル領域および外周領域に配置された各コントロールゲート電極１３との電気的接続を外周領域にて行う構造とすることができる。   Thus, the control gate electrode 13 can be formed also in the outer peripheral region. And it can be set as the structure which performs an electrical connection with each control gate electrode 13 arrange | positioned in a cell area | region and an outer periphery area | region in an outer periphery area | region.

なお、図３では、第１実施形態のようにコントロールゲート電極１３が備えられるトレンチ１１がＦＳ層２ａを貫通してｎ-型ドリフト層２まで達する構造について説明したが、第２実施形態のようにＦＳ層２ａを貫通しないような構造に対しても本実施形態の構造を適用できる。 In FIG. 3, the structure in which the trench 11 provided with the control gate electrode 13 passes through the FS layer 2a and reaches the n − type drift layer 2 as in the first embodiment has been described, but as in the second embodiment. In addition, the structure of this embodiment can be applied to a structure that does not penetrate the FS layer 2a.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態のように外周領域にもコントロールゲート電極１３を備えたものであるが、コントロールゲート電極１３と外部との電気的な接続を行うための配線構造を第３実施形態と異なる構造としたものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. In the present embodiment, the control gate electrode 13 is also provided in the outer peripheral region as in the third embodiment, but a wiring structure for electrically connecting the control gate electrode 13 and the outside is provided in the third embodiment. Since the structure is different from that of the embodiment and the other parts are the same as those of the third embodiment, only the parts different from the third embodiment will be described.

図４は、本実施形態に係るＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面図である。この図に示したように、コレクタ電極１０やはんだ３３およびリードフレーム３４がセル領域だけでなく外周領域まで全面的に形成されている。そして、コントロールゲート電極１３と外部との電気的接続を行うための配線構造は、外周領域においてｎ-型ドリフト層２などを貫通してトレンチ１１に繋がる貫通孔５０、貫通孔５０の内壁面を覆うように形成された絶縁膜５１、貫通孔５０内に埋め込まれたドープトＰｏｌｙ−Ｓｉなどで構成された配線層５２、および、絶縁膜８に形成されたコンタクトホール８ｃを通じて配線層５２に電気的に接続されたパッド５３にて構成されている。パッド５３にはボンディングワイヤ５４が接続されており、配線層５２、パッド５３およびボンディングワイヤ５４を通じて、外部からコントロールゲート電極１３に対して所望の電圧が印加できる構造とされている。 FIG. 4 is a cross-sectional view showing a cross-sectional structure and a wiring structure of a semiconductor device having an IGBT according to this embodiment. As shown in this figure, the collector electrode 10, the solder 33, and the lead frame 34 are entirely formed not only in the cell region but also in the outer peripheral region. The wiring structure for electrically connecting the control gate electrode 13 and the outside has a through hole 50 that penetrates the n − type drift layer 2 and the like in the outer peripheral region and is connected to the trench 11, and an inner wall surface of the through hole 50. The insulating film 51 formed to cover, the wiring layer 52 made of doped poly-Si or the like embedded in the through-hole 50, and the wiring layer 52 electrically through the contact hole 8 c formed in the insulating film 8 It is comprised by the pad 53 connected to. A bonding wire 54 is connected to the pad 53, and a desired voltage can be applied to the control gate electrode 13 from the outside through the wiring layer 52, the pad 53 and the bonding wire 54.

貫通孔５０が形成される位置はどこであっても構わないが、電位干渉や電位差による絶縁破壊を起こす恐れを回避するために、コレクタ領域と同電位の部分に貫通孔５０を形成するのが好ましい。例えば、ディスクリート素子の場合、図４に示したように外周耐圧構造が備えられる外周領域の外側位置に貫通孔５０を形成すると良い。なお、ここではディスクリート素子を例に挙げているが、勿論、制御ＩＣ内蔵のスイッチング素子に対して本実施形態の構造を適用することもできる。   The through hole 50 may be formed at any position, but it is preferable to form the through hole 50 in a portion having the same potential as that of the collector region in order to avoid the possibility of causing dielectric breakdown due to potential interference or potential difference. . For example, in the case of a discrete element, it is preferable to form the through hole 50 at a position outside the outer peripheral region where the outer peripheral pressure resistant structure is provided as shown in FIG. Here, the discrete element is taken as an example, but of course, the structure of this embodiment can be applied to a switching element with a built-in control IC.

このように、貫通孔５０を通じて配線層５２が半導体装置の表面側に引き回される構造とし、コントロールゲート電極１３と外部との電気的な接続が表面側で行えるようにすることもできる。   In this way, the wiring layer 52 can be routed to the surface side of the semiconductor device through the through-hole 50 so that the electrical connection between the control gate electrode 13 and the outside can be performed on the surface side.

なお、図４でも、第１実施形態のようにコントロールゲート電極１３が備えられるトレンチ１１がＦＳ層２ａを貫通してｎ-型ドリフト層２まで達する構造について説明したが、第２実施形態のようにＦＳ層２ａを貫通しないような構造に対しても本実施形態の構造を適用できる。 In FIG. 4, the structure in which the trench 11 provided with the control gate electrode 13 passes through the FS layer 2a and reaches the n − -type drift layer 2 as in the first embodiment has been described, but as in the second embodiment. In addition, the structure of this embodiment can be applied to a structure that does not penetrate the FS layer 2a.

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態も、第３、第４実施形態のように外周領域にもコントロールゲート電極１３を備えたものであるが、コントロールゲート電極１３のピッチをセル領域と外周領域とで異ならせたことが第３、第４実施形態と異なる。その他に関しては第３、第４実施形態と同様であるため、第３、第４実施形態と異なる部分についてのみ説明する。 (Fifth embodiment)
A fifth embodiment of the present invention will be described. In this embodiment, the control gate electrode 13 is also provided in the outer peripheral region as in the third and fourth embodiments. However, the pitch of the control gate electrode 13 is different between the cell region and the outer peripheral region. Different from the third and fourth embodiments. Since other aspects are the same as those in the third and fourth embodiments, only portions different from those in the third and fourth embodiments will be described.

図５は、本実施形態に係るＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面図である。この図に示されるように、第３実施形態の構造に対して、コントロールゲート電極１３が備えられたトレンチ４同士の間の間隔（ピッチ）がセル領域と外周領域とで異ならせてあり、セル領域よりも外周領域において、当該間隔が狭くなるようにしてある。   FIG. 5 is a cross-sectional view showing a cross-sectional structure and a wiring structure of a semiconductor device having an IGBT according to the present embodiment. As shown in this figure, with respect to the structure of the third embodiment, the interval (pitch) between the trenches 4 provided with the control gate electrode 13 is different between the cell region and the outer peripheral region. The interval is narrower in the outer peripheral region than in the region.

このように、セル領域と外周領域とでトレンチ４同士の間隔を異ならせることにより、同一チップ内でｐ+型基板１側から注入される少数キャリア量に差をつけることが可能となる。 Thus, by making the gaps between the trenches 4 different in the cell region and the outer peripheral region, it is possible to make a difference in the minority carrier amount injected from the p + type substrate 1 side in the same chip.

例えば、ターンオフ時の少数キャリアの吐き出しにおいて、セル領域を囲むように配置された外周領域からの多量の少数キャリアがセル領域の終端部に集中し、素子破壊に至ることがある。   For example, when minority carriers are discharged at the time of turn-off, a large amount of minority carriers from the outer peripheral region arranged so as to surround the cell region may concentrate on the terminal portion of the cell region, leading to element destruction.

しかしながら、本実施形態のような構造によれば、外周領域の方がセル領域よりもコントロールゲート電極１３の密度が密にされているため、コントロールゲート電極１３にコレクタ領域に対して正の電圧を印加したときに、外周領域に注入される少数キャリア量をセル領域から注入される少数キャリア量よりも抑えることができる。このため、セル領域の終端部でのキャリア集中による素子破壊を防止することが可能となる。   However, according to the structure of this embodiment, since the density of the control gate electrode 13 is higher in the outer peripheral region than in the cell region, a positive voltage is applied to the control gate electrode 13 with respect to the collector region. When applied, the minority carrier amount injected into the outer peripheral region can be suppressed more than the minority carrier amount injected from the cell region. For this reason, it is possible to prevent element destruction due to carrier concentration at the terminal portion of the cell region.

なお、ここでは第３実施形態の構造に対してコントロールゲート電極１３の間隔を異ならせた例について説明したが、第４実施形態の構造に対しても、同様の構造を採用することができる。   Here, an example in which the distance between the control gate electrodes 13 is different from that of the structure of the third embodiment has been described, but the same structure can be adopted for the structure of the fourth embodiment.

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態も、第３実施形態のように外周領域にもコントロールゲート電極１３を備えたものであるが、コントロールゲート電極１３のうちセル領域に形成された部分と外周領域に形成された部分とで別々に電位を制御できる様にしている点が第３実施形態と異なる。その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。 (Sixth embodiment)
A sixth embodiment of the present invention will be described. In the present embodiment, the control gate electrode 13 is also provided in the outer peripheral region as in the third embodiment, but the portion of the control gate electrode 13 formed in the cell region, the portion formed in the outer peripheral region, The third embodiment is different from the third embodiment in that the potential can be controlled separately. Since other aspects are the same as those of the third embodiment, only portions different from the third embodiment will be described.

図６は、本実施形態に係るＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面図である。この図に示されるように、外周領域における裏面側において、コントロールゲート電極１３のうちのセル領域に配置された部分１３ａと外周部に配置された部分１３ｂとが異なる外周裏面電極３７ａ、３７ｂにそれぞれ電気的に接続されている。そして、セル領域のコントロールゲート電極１３ａと外周領域のコントロールゲート電極１３ｂとは接続されておらず、互いに絶縁分離されている。   FIG. 6 is a cross-sectional view showing a cross-sectional structure and a wiring structure of a semiconductor device having an IGBT according to this embodiment. As shown in this figure, on the back surface side in the outer peripheral region, the portion 13a disposed in the cell region of the control gate electrode 13 and the portion 13b disposed in the outer peripheral portion are respectively different from the outer peripheral back electrodes 37a and 37b. Electrically connected. The control gate electrode 13a in the cell region and the control gate electrode 13b in the outer peripheral region are not connected and are insulated from each other.

具体的には、外周領域では、絶縁膜３５および保護膜３６によって各外周裏面電極３７ａ、３７ｂとが絶縁分離されており、各外周裏面電極３７ａ、３７ｂが絶縁膜３５内に形成されたドープトＰｏｌｙ−Ｓｉ層３８ａ、３８ｂを介して、はんだ３９ａ、３９ｂおよびリードフレーム４０ａ、４０ｂと電気的に接続されている。このように、セル領域に配置されたコントロールゲート電極１３ａと外周領域に配置されたコントロールゲート電極１３ｂとが別々のリードフレーム４０ａ、４０ｂに対して電気的に接続されるようにすることで、それぞれの領域に配置されたコントロールゲート電極１３ａ、１３ｂに対して異なる電圧を印加することが可能となる。   Specifically, in the outer peripheral region, the outer peripheral backside electrodes 37 a and 37 b are insulated and separated by the insulating film 35 and the protective film 36, and the outer peripheral backside electrodes 37 a and 37 b are formed in the insulating film 35. -It is electrically connected to the solders 39a, 39b and the lead frames 40a, 40b via the Si layers 38a, 38b. In this way, the control gate electrode 13a disposed in the cell region and the control gate electrode 13b disposed in the outer peripheral region are electrically connected to the separate lead frames 40a and 40b, respectively. Different voltages can be applied to the control gate electrodes 13a and 13b arranged in the region.

以上説明したように、本実施形態では、セル領域と外周領域それぞれの領域に配置されたコントロールゲート電極１３ａ、１３ｂに対して異なる電圧を印加できるようにしている。   As described above, in the present embodiment, different voltages can be applied to the control gate electrodes 13a and 13b arranged in the cell region and the outer peripheral region.

このような構造では、セル領域のコントロールゲート電極１３ａにかけるコレクタ領域に印加されるコレクタ電圧の対する電圧よりも、外周領域のコントロールゲート電極１３ｂにかけるコレクタ領域に印加されるコレクタ電圧の対する電圧を高くすれば外周領域に注入される少数キャリア量をセル領域から注入される少数キャリア量よりも抑えることが可能となる。このため、セル領域の終端部でのキャリア集中による素子破壊を防止することが可能となる。   In such a structure, the voltage corresponding to the collector voltage applied to the collector region applied to the control gate electrode 13b in the outer peripheral region is set to be higher than the voltage corresponding to the collector voltage applied to the collector region applied to the control gate electrode 13a in the cell region. If the height is increased, the amount of minority carriers injected into the outer peripheral region can be suppressed from the amount of minority carriers injected from the cell region. For this reason, it is possible to prevent element destruction due to carrier concentration at the terminal portion of the cell region.

なお、ここでは第３実施形態の構造に対して、セル領域と外周領域それぞれの領域に配置されたコントロールゲート電極１３ａ、１３ｂが異なる電極に電気的に接続されるようにした例を挙げたが、第４実施形態の構造を採用する場合にも、同様の構造を採用することができる。その場合、コントロールゲート電極１３ａ、１３ｂそれぞれが電気的に接続される配線が両方共に半導体装置の表面側に引き回される構造としても良いし、いずれか一方のみが引き回される構造としても良い。   Here, an example is given in which the control gate electrodes 13a and 13b arranged in the cell region and the outer peripheral region are electrically connected to different electrodes with respect to the structure of the third embodiment. When adopting the structure of the fourth embodiment, the same structure can be adopted. In that case, both the wirings to which the control gate electrodes 13a and 13b are electrically connected may be routed to the surface side of the semiconductor device, or only one of them may be routed. .

（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、上記第１〜第６実施形態における半導体装置の素子構造を一部変更したものであるが、その他に関しては第１〜第６実施形態と同様であるため、第１〜第６実施形態と異なる部分についてのみ説明する。 (Seventh embodiment)
A seventh embodiment of the present invention will be described. In the present embodiment, the element structure of the semiconductor device in the first to sixth embodiments is partially changed. However, the other aspects are the same as those in the first to sixth embodiments. Only portions different from the embodiment will be described.

図７は、本実施形態に係るＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面図である。この図に示したように、本実施形態の半導体装置では、ＦＳ層２ａとｎ-型ドリフト層２との間にｐ型層６０を配置することにより、コレクタ側にｐチャンネルタイプのトレンチゲート構造のＭＯＳＦＥＴを形成している。 FIG. 7 is a cross-sectional view showing a cross-sectional structure and a wiring structure of a semiconductor device having an IGBT according to this embodiment. As shown in this figure, in the semiconductor device of the present embodiment, a p-type trench gate structure is provided on the collector side by disposing a p-type layer 60 between the FS layer 2a and the n − -type drift layer 2. MOSFET is formed.

このような構造においても、上記各実施形態と同様に裏面からのホールの注入を制御することができる。具体的には、コントロールゲート電極１３にコレクタ電圧に対して負の電圧を印加すると、ＦＳ層２ａが反転することによって少数キャリアの注入を開始または増大することができ、正の電圧を印加すると少数キャリアの注入をストップまたは減少させることができる。   Even in such a structure, the injection of holes from the back surface can be controlled as in the above embodiments. Specifically, when a negative voltage with respect to the collector voltage is applied to the control gate electrode 13, minority carrier injection can be started or increased by inverting the FS layer 2a, and a small number is applied when a positive voltage is applied. Carrier injection can be stopped or reduced.

このように、本実施形態に示したようなｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体装置の裏面側に配置するようにしても、上記各実施形態と同様の効果を得ることができる。   As described above, even if the p-channel type MOSFET having the trench gate structure as shown in the present embodiment is arranged on the back surface side of the semiconductor device, the same effects as those of the above embodiments can be obtained.

（他の実施形態）
上記第１〜第６実施形態では、ＦＳ層２ａを備えている例を挙げて説明したが、ＦＳ層２ａを形成していない形態、すなわちｐ+型基板１の表面に直接ｎ-型ドリフト層２が形成される構造であっても、上記各実施形態の構造を適用することができる。この場合、トレンチ１１がｐ+型基板１を貫通するような構造であっても、トレンチ１１の深さがｐ+型基板１の厚みよりも浅く、トレンチ１１の底部がｐ+型基板１内に留まっているような構造であっても構わない。 (Other embodiments)
In the first to sixth embodiments, the example in which the FS layer 2a is provided has been described. However, the FS layer 2a is not formed, that is, the n − type drift layer is directly formed on the surface of the p + type substrate 1. Even if it is a structure where 2 is formed, the structure of each said embodiment is applicable. In this case, have a structure such as the trench 11 penetrates the p + -type substrate 1, the depth of the trench 11 is shallower than the thickness of the p + -type substrate 1, the bottom of the trench 11 in the p + -type substrate 1 It may be a structure that stays in.

また、上記各実施形態では、エミッタ電極９、コレクタ電極１０、ゲートパッド３１および外周裏面電極３７、３７ａ、３７ｂと外部との電気的な接続形態の一例として、ワイヤボンディングやはんだおよびリードフレームとの組み合わせなどの例を挙げて説明したが、導電ペーストを用いるなど、他の手法による電気的な接続形態を採用しても構わない。   In each of the above embodiments, as an example of an electrical connection form between the emitter electrode 9, the collector electrode 10, the gate pad 31, and the outer peripheral back surface electrodes 37, 37a, and 37b and the outside, wire bonding, soldering, and lead frame are used. Although an example of a combination has been described, an electrical connection form by another method such as using a conductive paste may be adopted.

また、上記実施形態では、第１導電型をｐ型、第２導電型をｎ型とするｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各部の導電型を反転させたｐチャネルタイプのＩＧＢＴについても本発明を適用することができる。   In the above embodiment, an n-channel type IGBT in which the first conductivity type is p-type and the second conductivity type is n-type has been described as an example. However, the p-channel type in which the conductivity type of each part is inverted is described. The present invention can also be applied to an IGBT.

本発明の第１実施形態にかかるＩＧＢＴを有する半導体装置の断面構造を示した断面模式図である。It is the cross-sectional schematic diagram which showed the cross-section of the semiconductor device which has IGBT concerning 1st Embodiment of this invention. 本発明の第２実施形態にかかるＩＧＢＴを有する半導体装置の断面構造を示した断面模式図である。It is the cross-sectional schematic diagram which showed the cross-section of the semiconductor device which has IGBT concerning 2nd Embodiment of this invention. 本発明の第３実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。It is the cross-sectional schematic diagram which showed the cross-section of the semiconductor device which has IGBT concerning 3rd Embodiment of this invention, and wiring structure. 本発明の第４実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。It is the cross-sectional schematic diagram which showed the cross-section of the semiconductor device which has IGBT concerning 4th Embodiment of this invention, and wiring structure. 本発明の第５実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。It is the cross-sectional schematic diagram which showed the cross-section of the semiconductor device which has IGBT concerning 5th Embodiment of this invention, and wiring structure. 本発明の第６実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。It is the cross-sectional schematic diagram which showed the cross-section of the semiconductor device which has IGBT concerning 6th Embodiment of this invention, and wiring structure. 本発明の第７実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。It is the cross-sectional schematic diagram which showed the cross-section of the semiconductor device which has IGBT concerning 7th Embodiment of this invention, and wiring structure. 従来のＦＳ層を備えたＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。It is the cross-sectional schematic diagram which showed the cross-section of the semiconductor device which has IGBT provided with the conventional FS layer, and wiring structure.

符号の説明Explanation of symbols

１ ｐ+型コレクタ層
２ ｎ-型ドリフト層
２ａ ＦＳ層
３ ｐ型ベース領域
３ａ チャネルｐ層
３ｂ フロート層
４ トレンチ
５ ｎ+型エミッタ領域
６ ゲート絶縁膜
７ ゲート電極
９ エミッタ電極
１０ コレクタ電極
１１ トレンチ
１３ コントロールゲート電極
２０ ｐ型拡散層
２１ ｐ型ガードリング層
２２ 外周電極
３０、３８ ドープトＰｏｌｙ−Ｓｉ層
３３、３７、４１ はんだ
３４、４０、４２ リードフレーム
３７ 外周裏面電極
５０ 貫通孔
５２ 配線層
６０ ｐ型層 1 p + type collector layer 2 n − type drift layer 2a FS layer 3 p type base region 3a channel p layer 3b float layer 4 trench 5 n + type emitter region 6 gate insulating film 7 gate electrode 9 emitter electrode 10 collector electrode 11 trench 13 Control gate electrode 20 p-type diffusion layer 21 p-type guard ring layer 22 outer peripheral electrode 30, 38 doped poly-Si layer 33, 37, 41 solder 34, 40, 42 lead frame 37 outer peripheral back electrode 50 through hole 52 wiring layer 60 p-type layer

Claims (11)

第１導電型のコレクタ層（１）と、
前記コレクタ層（１）の上に配置された第２導電型のドリフト層（２）と、
セル領域に形成され、前記ドリフト層（２）の上に形成された第１導電型のベース領域（３）と、
前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成されることにより前記ベース領域（３）を複数に分離し、一方向を長手方向として延設されたトレンチ（４）と、
複数に分離された前記ベース領域（３）の少なくとも一部に形成され、該ベース領域（３）内において記トレンチ（４）の側面に接するように形成された第２導電型のエミッタ領域（５）と、
前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７）と、
前記エミッタ領域（５）に電気的に接続されたエミッタ電極（９）と、前記コレクタ層（１）の裏面側に形成されたコレクタ電極（１０）とを備えてなる絶縁ゲート型半導体素子を有した半導体装置であって、
前記コレクタ層（１）のうち前記ドリフト層（２）が形成された面とは反対側となる裏面側から形成されたトレンチ（１１）と、
前記裏面側のトレンチ（１１）の表面上に形成されたゲート絶縁膜（１２）と、
前記裏面側のトレンチ（１１）内において、前記ゲート絶縁膜（１２）の上に形成されたコントロールゲート電極（１３）とを有していることを特徴とする半導体装置。 A collector layer (1) of a first conductivity type;
A second conductivity type drift layer (2) disposed on the collector layer (1);
A base region (3) of a first conductivity type formed in the cell region and formed on the drift layer (2);
A trench (4) is formed so as to penetrate the base region (3) and reach the drift region (2), thereby separating the base region (3) into a plurality of pieces and extending in one direction as a longitudinal direction. )When,
A second conductivity type emitter region (5) formed in at least a part of the base region (3) separated into a plurality and in contact with the side surface of the trench (4) in the base region (3). )When,
A gate insulating film (6) formed on the surface of the trench (4);
A gate electrode (7) formed on the gate insulating film (6) in the trench (4);
An insulated gate semiconductor device comprising an emitter electrode (9) electrically connected to the emitter region (5) and a collector electrode (10) formed on the back side of the collector layer (1) is provided. A semiconductor device,
A trench (11) formed from the back side of the collector layer (1) opposite to the surface on which the drift layer (2) is formed;
A gate insulating film (12) formed on the surface of the trench (11) on the back surface side;
A semiconductor device comprising: a control gate electrode (13) formed on the gate insulating film (12) in the trench (11) on the back surface side. 前記裏面側のトレンチ（１１）は、前記コレクタ層（１）を貫通する深さとされていることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the trench on the back surface side has a depth penetrating the collector layer. 前記コレクタ層（１）と前記ドリフト層（２）との間には前記ドリフト層（２）よりも不純物濃度が高くされた第２導電型のフィールドストップ層（２ａ）が配置されていることを特徴とする請求項１または２に記載の半導体装置。   Between the collector layer (1) and the drift layer (2), a second conductivity type field stop layer (2a) having an impurity concentration higher than that of the drift layer (2) is disposed. The semiconductor device according to claim 1, wherein the semiconductor device is characterized. 前記裏面側のトレンチ（１１）は、前記コレクタ層（１）に加えて前記フィールドストップ層（２ａ）も貫通するように形成されていることを特徴とする請求項３に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the trench (11) on the back surface side is formed so as to penetrate the field stop layer (2a) in addition to the collector layer (1). 前記フィールドストップ層（２ａ）と前記ドリフト層（２）の間に第１導電型層（６０）が形成されることにより、前記裏面側において、前記コレクタ層（１）と前記フィールドストップ層（２ａ）と前記第１導電型層（６０）および前記トレンチ（１１）内の前記コントロールゲート電極（１３）にて、トレンチゲート構造のＭＯＳＦＥＴが構成されていることを特徴とする請求項４に記載の半導体装置。   By forming a first conductivity type layer (60) between the field stop layer (2a) and the drift layer (2), the collector layer (1) and the field stop layer (2a) are formed on the back surface side. 5), the first conductivity type layer (60), and the control gate electrode (13) in the trench (11) constitute a MOSFET having a trench gate structure. Semiconductor device. 前記裏面側のトレンチ（１１）は、前記フィールドストップ層（２ａ）を貫通しない深さとされていることを特徴とする請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein the trench (11) on the back surface side has a depth not penetrating the field stop layer (2a). 前記セル領域を囲む外周耐圧構造を備えた外周領域を有し、該外周領域にも前記裏面側のトレンチ（１１）と、該トレンチ（１１）の表面に形成されたゲート絶縁膜（１２）および前記コントロールゲート電極（１３）が備えられていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。   An outer peripheral region having an outer peripheral withstand voltage structure surrounding the cell region, the trench (11) on the back surface side also in the outer peripheral region, and a gate insulating film (12) formed on the surface of the trench (11); The semiconductor device according to claim 1, wherein the control gate electrode is provided. 前記セル領域および前記外周領域に形成された前記コントロールゲート電極（１３）は、共に、前記外周領域に形成された外周電極（３７）に対して電気的に接続されていることを特徴とする請求項７に記載の半導体装置。   The control gate electrode (13) formed in the cell region and the outer peripheral region is both electrically connected to the outer peripheral electrode (37) formed in the outer peripheral region. Item 8. The semiconductor device according to Item 7. 前記セル領域および前記外周領域に形成された前記コントロールゲート電極（１３）は、共に、前記外周領域において前記ドリフト層（２）を貫通するように形成された貫通孔（５０）内に配置された配線層（５２）と電気的に接続され、前記裏面とは反対側の表面まで引き回されていることを特徴とする請求項７に記載に半導体装置。   Both the control gate electrode (13) formed in the cell region and the outer peripheral region are disposed in a through hole (50) formed to penetrate the drift layer (2) in the outer peripheral region. The semiconductor device according to claim 7, wherein the semiconductor device is electrically connected to the wiring layer (52) and led to a surface opposite to the back surface. 前記コントロールゲート電極（１３）のうち前記セル領域に形成された部分（１３ａ）同士の間隔と比べて、前記コントロールゲート電極（１３）のうち前記外周領域に形成された部分（１３ｂ）同士の間隔の方が狭くされていることを特徴とする請求項７ないし９のいずれか１つに記載の半導体装置。   Compared with the interval between the portions (13a) formed in the cell region of the control gate electrode (13), the interval between the portions (13b) formed in the outer peripheral region of the control gate electrode (13). The semiconductor device according to claim 7, wherein the semiconductor device is narrower. 前記コントロールゲート電極（１３）のうち前記セル領域に形成された部分（１３ａ）と前記外周領域に形成された部分（１３ｂ）とが電気的に分離されており、それぞれが異なる電極（３７ａ、３７ｂ）に電気的に接続されていることを特徴とする請求項７に記載の半導体装置。   Of the control gate electrode (13), the portion (13a) formed in the cell region and the portion (13b) formed in the outer peripheral region are electrically separated, and the electrodes (37a, 37b) are different from each other. The semiconductor device according to claim 7, wherein the semiconductor device is electrically connected to the semiconductor device.
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