JP2009229165A - Coulomb counter, and its internal power supply control method - Google Patents

Coulomb counter, and its internal power supply control method Download PDF

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JP2009229165A JP2008073056A JP2008073056A JP2009229165A JP 2009229165 A JP2009229165 A JP 2009229165A JP 2008073056 A JP2008073056 A JP 2008073056A JP 2008073056 A JP2008073056 A JP 2008073056A JP 2009229165 A JP2009229165 A JP 2009229165A
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a Coulomb counter having a reduced circuit scale, and capable of sufficiently reducing its current consumption after power-on, and outputting a count value having a little error. <P>SOLUTION: In the Coulomb counter which outputs a count value proportional to an input voltage being a potential difference produced between both ends of a sense resistor, a bias generation circuit 32 for generating a driving bias voltage V<SB>B</SB>to be applied to a fully differential input operational amplifier 1 provided in an integrator circuit of the IC section of the counter, is activated by applying a start-up voltage from a start-up circuit 31 in a bias-on state. A logic circuit in the IC section generates and outputs a stop command to the start-up circuit 31 based on a count value (after five counts e.g.) of a clock signal from an oscillation circuit, as a timing at which generation of the bias voltage V<SB>B</SB>after power-on stabilizes, to stop application (operation) by the start-up circuit 31 of the start-up voltage. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、クーロンカウンタ、その内部電源制御方法に関する。   The present invention relates to a coulomb counter and an internal power supply control method thereof.

例えば、特許文献１に開示されているように、ノート型パソコン（ＰＣ）、携帯電話やゲーム機等の２次電池を用いるモバイル機器分野において、それらのモバイル機器に使用中の２次電池の電池残量を検出するために電池残留検出装置が広く利用されている。電池残留検出装置は、クーロンカウンタとも呼ばれ、検出抵抗（センス抵抗）を流れる充放電の電流を電圧に変換し、変換された電圧値を基に２次電池の電池残量を把握する。
特開２００６−１８４０３５号公報 For example, as disclosed in Patent Document 1, in a mobile device field using a secondary battery such as a notebook personal computer (PC), a mobile phone, or a game machine, the battery of the secondary battery being used for those mobile devices Battery remaining detection devices are widely used to detect the remaining amount. The battery remaining detection device is also called a coulomb counter, converts charge / discharge current flowing through a detection resistor (sense resistor) into a voltage, and grasps the battery remaining amount of the secondary battery based on the converted voltage value.
JP 2006-184035 A

ところで、特許文献１に開示された電池残留検出装置では、電池から充放電される電流に反比例したパルス数が出力されるため、最終段にそのパルス数を反転させるための反転ブロックが必要であり、それによって電流に比例したカウント値が出力されるようになっていた（例えば、段落［００２３］〜［００２５］を参照。）。このように、上記の従来例では、電池残量を算出するために反転ブロックを必要としており、少なくともその分だけ回路規模が大きくなってしまうという問題があった。   By the way, in the battery residual detection apparatus disclosed in Patent Document 1, since the number of pulses inversely proportional to the current charged / discharged from the battery is output, an inversion block for inverting the number of pulses is necessary at the final stage. As a result, a count value proportional to the current is output (see, for example, paragraphs [0023] to [0025]). As described above, the conventional example requires a reverse block in order to calculate the remaining battery level, and there is a problem that the circuit scale increases at least by that amount.

また、クーロンカウンタが有するオペアンプや、比較器の出力には通常オフセットが含まれる。このため、オフセットが原因で、クーロンカウンタから出力されるカウント値にずれ（誤差）が生じる可能性があった。
更に、電源投入後の低消費電流化については、何等配慮されていない。
そこで、この発明はこのような事情に鑑みてなされたものであって、回路規模の縮小を可能とすると共に、電源投入後の十分な低消費電流化を図り、誤差の少ないカウント値を出力できるようにしたクーロンカウンタ、その内部電源制御方法の提供を目的とする。 In addition, the operational amplifier included in the coulomb counter and the output of the comparator usually include an offset. For this reason, the offset (error) may occur in the count value output from the coulomb counter due to the offset.
Furthermore, no consideration is given to the reduction in current consumption after power-on.
Therefore, the present invention has been made in view of such circumstances, and can reduce the circuit scale, sufficiently reduce current consumption after power-on, and output a count value with less error. An object of the present invention is to provide a coulomb counter and a method for controlling its internal power supply.

〔発明１〕 上記課題を解決するために、発明１のクーロンカウンタは、
検出抵抗（例えば図１中のセンス抵抗Ｒｓ）の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタ（例えば図１中のクーロンカウンタ１００）であって、
スイッチ素子（例えば図３中のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２）、第１のキャパシタ（例えば図３中のサンプリング容量Ｃｓ１、Ｃｓ２）及び第２のキャパシタ（例えば図３中の積分容量Ｃｉ１、Ｃｉ２）、全差動入力オペアンプ（例えば図３中の全差動入力オペアンプ１）を有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分した電圧値を前記全差動入力オペアンプで増幅して出力電圧として出力するスイッチト・キャパシタ方式の積分回路と、
前記積分回路から出力される前記出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路（例えば図３中のコンパレータ５）と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路（例えば図８中の内部カウンタ１１）と、
前記カウント値に含まれるオフセット値を保持する記憶回路（例えば図８中のレジスタ２０）と、を備えて構成され、
前記全差動入力オペアンプは、駆動用のバイアス電圧（例えば図４中又は図５中のバイアス電圧ＶＢ）を生成するバイアス回路（例えば図４中又は図５中のバイアス回路３２）と、前記バイアス回路を起動するスタートアップ回路（例えば図４中又は図５中のスタートアップ回路３１）とを備え、前記スタートアップ回路は、前記バイアス回路へ起動電圧を印加して起動させた後に動作停止されることを特徴とするものである。 [Invention 1] In order to solve the above-described problem, the coulomb counter of Invention 1 includes:
A coulomb counter (for example, the coulomb counter 100 in FIG. 1) that outputs a count value proportional to the input voltage with a potential difference generated between both ends of a detection resistor (for example, the sense resistor Rs in FIG. 1) as an input voltage,
Switch element (eg, switches A1, A2, B1, B2, C1, C2, D1, D2, S1, S2, R1, R2, I1, I2 in FIG. 3), a first capacitor (eg, sampling capacitance in FIG. 3) Cs1, Cs2), a second capacitor (for example, integration capacitors Ci1, Ci2 in FIG. 3), a fully differential input operational amplifier (for example, fully differential input operational amplifier 1 in FIG. 3), and the switch element is operated. Thus, the input voltage is sampled by the first capacitor, and a voltage value obtained by integrating the voltage proportional to the sampled input voltage by the second capacitor is amplified by the fully differential input operational amplifier. Switched capacitor type integration circuit that outputs as output voltage,
The output voltage output from the integrating circuit is compared with a reference value, and if the output voltage is greater than or equal to the reference value, a first signal is output, and if the output voltage is less than the reference value, the second signal is output. A comparison circuit (for example, the comparator 5 in FIG. 3) that outputs the following signal:
A count circuit (for example, the internal counter 11 in FIG. 8) that counts the first signal and the second signal output from the comparison circuit for a predetermined time and outputs the difference as the count value;
A storage circuit (for example, the register 20 in FIG. 8) that holds an offset value included in the count value,
The fully differential input operational amplifier includes a bias circuit (for example, the bias circuit 32 in FIG. 4 or FIG. 5) that generates a driving bias voltage (for example, the bias voltage V B in FIG. 4 or FIG. 5), A startup circuit for starting up the bias circuit (for example, the startup circuit 31 in FIG. 4 or FIG. 5), and the startup circuit is stopped after being started by applying a startup voltage to the bias circuit. It is a feature.

このような構成によれば、バイアス回路の起動後にスタートアップ回路が動作停止されることで電源投入後の十分な低消費電流化を図った上、カウント回路から出力されるカウント値から検出抵抗を流れる電流量を把握することができる。従って、例えば、検出抵抗の一端が２次電池に接続されている場合は、検出抵抗を流れる充放電の電流量をカウント値から把握することができる。また、比較回路から出力される第１、第２の信号の出力数（即ち、パルス数）は検出抵抗の両端に生じる電位差（即ち、入力電圧）に比例した数であり、検出抵抗を流れる電流に比例した数である。従って、反転ブロックは不要であり、回路規模の縮小が可能である。
さらに、記憶回路によりオフセット値が保持されるので、比較回路から出力されるカウント値に対してオフセット補正することができ、オフセット値を含まないカウント値を出力することができる。 According to such a configuration, the start-up circuit is stopped after the bias circuit is started to sufficiently reduce the current consumption after the power is turned on, and the detection resistor flows from the count value output from the count circuit. The amount of current can be grasped. Therefore, for example, when one end of the detection resistor is connected to the secondary battery, the amount of charge / discharge current flowing through the detection resistor can be determined from the count value. Further, the number of outputs of the first and second signals (that is, the number of pulses) output from the comparison circuit is a number that is proportional to the potential difference (that is, the input voltage) that occurs at both ends of the detection resistor, It is a number proportional to. Therefore, the inversion block is unnecessary and the circuit scale can be reduced.
Further, since the offset value is held by the memory circuit, the offset value can be corrected for the count value output from the comparison circuit, and the count value not including the offset value can be output.

〔発明２〕 発明２のクーロンカウンタは、
前記スタートアップ回路（例えば図４中又は図５中のスタートアップ回路３１）は、外部から与えられる停止コマンドにより電源投入後の所定時間経過後に動作停止されることを特徴とするものである。
このような構成によれば、電源投入後にスタートアップ回路がバイアス回路を安定して起動でき、その後に動作停止に移行できるため、全差動入力オペアンプの増幅動作に影響せずに低消費電流化が図られる。 [Invention 2] The Coulomb counter of Invention 2 is
The start-up circuit (for example, the start-up circuit 31 in FIG. 4 or FIG. 5) is characterized in that the operation is stopped after a predetermined time has elapsed after the power is turned on by a stop command given from the outside.
According to such a configuration, the startup circuit can stably start the bias circuit after the power is turned on, and then can shift to the operation stop, so that the current consumption can be reduced without affecting the amplification operation of the fully differential input operational amplifier. Figured.

〔発明３〕 発明３のクーロンカウンタは、
前記カウント回路及び前記記憶回路を含むロジック回路（例えば図３中のロジック回路１０）と、前記ロジック回路による動作処理のタイミングを指示するクロック信号（例えば図３中のＣＬＯＣＫ）を生成する発振回路と、を備え、
前記ロジック回路は、前記クロック信号のカウント値に基づいて前記スタートアップ回路（例えば図４中のスタートアップ回路３１）に対する前記停止コマンドを生成出力することを特徴とするものである。
このような構成によれば、クーロンカウンタの構成部分のみで有効に低消費電流化が図られる。 [Invention 3] The coulomb counter of Invention 3 is
A logic circuit (for example, the logic circuit 10 in FIG. 3) including the count circuit and the memory circuit, and an oscillation circuit for generating a clock signal (for example, CLOCK in FIG. 3) instructing timing of operation processing by the logic circuit; With
The logic circuit generates and outputs the stop command for the startup circuit (for example, the startup circuit 31 in FIG. 4) based on the count value of the clock signal.
According to such a configuration, the current consumption can be effectively reduced only by the components of the coulomb counter.

〔発明４〕 発明４のクーロンカウンタは、
前記カウント回路及び前記記憶回路を含むロジック回路（例えば図３中のロジック回路１０）を備え、
前記ロジック回路は、前記バイアス回路（例えば図５中のバイアス回路３２）の起動後のバイアス電圧（例えば図５中のバイアス電圧ＶＢ）の帰還信号に応じて前記スタートアップ回路（例えば図５中のスタートアップ回路３１）に対する前記停止コマンドを生成出力することを特徴とするものである。
このような構成によっても、先の発明３の場合と同様にクーロンカウンタの構成部分のみで有効に低消費電流化が図られる。 [Invention 4] The Coulomb counter of Invention 4 is:
A logic circuit (for example, logic circuit 10 in FIG. 3) including the count circuit and the memory circuit;
The logic circuit responds to a feedback signal of a bias voltage (for example, the bias voltage V B in FIG. 5) after activation of the bias circuit (for example, the bias circuit 32 in FIG. 5). The stop command for the start-up circuit 31) is generated and output.
Even with such a configuration, the current consumption can be effectively reduced only by the components of the coulomb counter, as in the case of the third invention.

〔発明５〕 発明５のクーロンカウンタは、
前記ロジック回路（例えば図３中のロジック回路１０）は、前記クーロンカウンタにおけるオフセット値の測定を行わせるオフセット測定コマンドを生成出力すると共に、電源投入後の前記オフセット値の測定前に前記停止コマンドを前記スタートアップ回路（例えば図４中又は図５中のスタートアップ回路３１）へ送出する（例えば図６中のスタートアップ回路とオフセット測定との関係）ことを特徴とするものである。
このような構成によれば、電源投入後のオフセット値の測定前にスタートアップ回路がバイアス回路を安定して起動した後に動作停止されるため、低消費電流化を図った上で的確に精度良くオフセット値の測定を行うことができる。 [Invention 5] The Coulomb counter of Invention 5 is:
The logic circuit (for example, the logic circuit 10 in FIG. 3) generates and outputs an offset measurement command for measuring the offset value in the coulomb counter and outputs the stop command before measuring the offset value after power-on. The data is sent to the startup circuit (for example, the startup circuit 31 in FIG. 4 or FIG. 5) (for example, the relationship between the startup circuit and offset measurement in FIG. 6).
According to such a configuration, since the startup circuit stably starts the bias circuit before the offset value is measured after the power is turned on, the operation is stopped. Therefore, the offset is accurately and accurately achieved with low current consumption. The value can be measured.

〔発明６〕 発明６のクーロンカウンタは、
前記ロジック回路（例えば図３中のロジック回路１０）は、前記クーロンカウンタにおけるオフセット値の測定を行わせるオフセット測定コマンドを生成出力すると共に、電源投入後の前記オフセット値の測定後に前記停止コマンドを前記スタートアップ回路（例えば図４中又は図５中のスタートアップ回路３１）へ送出する（例えば図７中のスタートアップ回路とオフセット測定との関係）ことを特徴とするものである。
このような構成によれば、電源投入後のオフセット値の測定時にスタートアップ回路を動作停止してしまうと、バイアス回路から全差動入力オペアンプへ印加するバイアス電圧が揺らいでしまうことに伴い、増幅動作が不安定になってしまうことを回避でき、オフセット値の測定に悪影響を及ぼすことなく、オフセット値の測定後にスタートアップ回路を動作停止して低消費電流化を図った上で的確に精度良くオフセット値の測定を行うことができる。 [Invention 6] The coulomb counter of Invention 6 is
The logic circuit (for example, the logic circuit 10 in FIG. 3) generates and outputs an offset measurement command for measuring the offset value in the coulomb counter, and outputs the stop command after measuring the offset value after power-on. It is characterized by being sent to a start-up circuit (for example, the start-up circuit 31 in FIG. 4 or FIG. 5) (for example, the relationship between the start-up circuit and offset measurement in FIG. 7).
According to such a configuration, if the startup circuit is stopped when measuring the offset value after the power is turned on, the bias voltage applied from the bias circuit to the fully differential input operational amplifier fluctuates. Can be prevented from becoming unstable, and the offset value can be accurately and accurately measured after stopping the startup circuit after measuring the offset value and reducing the current consumption without adversely affecting the offset value measurement. Can be measured.

〔発明７〕 発明７のクーロンカウンタの内部電源制御方法は、
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタにあって、前記入力電圧を第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を第２のキャパシタで積分した電圧値を増幅して出力電圧として出力する全差動入力オペアンプへ印加する駆動用のバイアス電圧の生成用に起動電圧を印加する際、前記バイアス電圧の生成後に前記起動電圧の印加を停止することを特徴とするものである。
このような手法によれば、駆動用のバイアス電圧の生成が安定してからは起動電圧を使用しないため、電源投入後の十分な低消費電流化が図られる。 [Invention 7] The internal power control method for the coulomb counter of Invention 7 is as follows:
A coulomb counter that outputs a count value proportional to the input voltage with a potential difference generated between both ends of the detection resistor as an input voltage, and samples the input voltage with a first capacitor and is proportional to the sampled input voltage The bias voltage is generated when a starting voltage is applied to generate a driving bias voltage applied to a fully differential input operational amplifier that amplifies a voltage value obtained by integrating the voltage to be output by a second capacitor and outputs the amplified voltage value as an output voltage. The application of the starting voltage is stopped later.
According to such a method, since the starting voltage is not used after the generation of the driving bias voltage is stabilized, the current consumption can be sufficiently reduced after the power is turned on.

〔発明８〕 発明８のクーロンカウンタの内部電源制御方法は、
前記起動電圧の印加の停止は、前記クーロンカウンタにおけるオフセット測定前又はオフセット測定後に行われることを特徴とするものである。
このような手法によれば、起動電圧の印加停止のタイミングをオフセット値の測定に悪影響が出ないようにオフセット測定前又はオフセット測定後にしているため、精度良くオフセット値の測定が行われるようになる。 [Invention 8] The internal power control method for the coulomb counter of Invention 8 is as follows:
The application of the starting voltage is stopped before or after the offset measurement in the coulomb counter.
According to such a method, since the timing of applying and stopping the start-up voltage is set before or after the offset measurement so as not to adversely affect the measurement of the offset value, the offset value can be accurately measured. Become.

以下、本発明の実施の形態を添付図面を参照して説明する。
（実施形態）
図１は、本発明の実施形態に係るクーロンカウンタ１００と、クーロンカウンタ１００の適用対象となるシステムＳとの関係を示す概念図である。図１において、クーロンカウンタ１００の適用対象となるシステムＳは、例えば、ノート型パソコン、携帯電話又はゲーム機等の電子機器である。このようなシステムＳには、例えば、リチウムイオン電池等の充放電可能な２次電池が着脱可能に装着されている。 Embodiments of the present invention will be described below with reference to the accompanying drawings.
(Embodiment)
FIG. 1 is a conceptual diagram showing a relationship between a coulomb counter 100 according to an embodiment of the present invention and a system S to which the coulomb counter 100 is applied. In FIG. 1, a system S to which the coulomb counter 100 is applied is, for example, an electronic device such as a notebook computer, a mobile phone, or a game machine. In such a system S, for example, a rechargeable secondary battery such as a lithium ion battery is detachably mounted.

図１に示すように、クーロンカウンタ１００は検出抵抗（以下、センス抵抗）Ｒｓと、センス抵抗Ｒｓの両端に生じる電位差を入力電圧とし、この入力電圧に比例したカウント値を出力するＩＣ部５０とを備える。これらのうち、センス抵抗Ｒｓは２次電池に流れ込む又は２次電池から流れ出す電流（即ち、充放電の電流）を検出するための抵抗素子であり、その一端が例えばシステムＳ側の２次電池に接続され、その他端が例えば接地電位に接続されている。   As shown in FIG. 1, a coulomb counter 100 includes a detection resistor (hereinafter referred to as a sense resistor) Rs and an IC unit 50 that outputs a count value proportional to the input voltage using a potential difference generated between both ends of the sense resistor Rs as an input voltage. Is provided. Among these, the sense resistor Rs is a resistance element for detecting a current flowing into or out of the secondary battery (that is, a charge / discharge current), and one end thereof is, for example, a secondary battery on the system S side. The other end is connected to a ground potential, for example.

また、ＩＣ部５０には２つの入力端子Ｖｉｎ＋、Ｖｉｎ−が設けられており、これら入力端子Ｖｉｎ＋、Ｖｉｎ−がそれぞれセンス抵抗Ｒｓの両端に接続されている。センス抵抗Ｒｓに充放電の電流が流れると、電流の向きと大きさに応じて入力端子Ｖｉｎ＋、Ｖｉｎ−間に電位差（即ち、入力電圧）が生じる。つまり、センス抵抗Ｒｓにより、充放電の電流が入力電圧に変換される。そして、この入力電圧に比例して、ＩＣ部５０から例えば１３ビットのカウント値が出力される。 Further, the IC section 50 is provided with two input terminals Vin + and Vin − , and these input terminals Vin + and Vin − are respectively connected to both ends of the sense resistor Rs. When a charging / discharging current flows through the sense resistor Rs, a potential difference (that is, an input voltage) is generated between the input terminals Vin + and Vin − according to the direction and magnitude of the current. In other words, the charge / discharge current is converted into the input voltage by the sense resistor Rs. Then, for example, a 13-bit count value is output from the IC unit 50 in proportion to the input voltage.

図２は、入力電圧とカウント値との関係を示す図である。図２において、その縦軸はＩＣ部５０への入力電圧を示し、その横軸はＩＣ部５０から出力される１３ビットのカウント値を示す。図２の直線ａに示すように、入力電圧とカウント値は例えば右肩上がりの比例関係にある。ここで、入力電圧は、基準電圧発生回路の基準電圧ＶＲＥＦによって、例えば最大値５０ｍＶ、最小値−５０ｍＶにそれぞれ設定されており、入力電圧が最大値をとるときのカウント値は８１９２（＝２１３）に設定され、最小値をとるときのカウント値は−８１９２に設定されている。また、正の入力電圧は例えば放電流がセンス抵抗Ｒｓに流れていることを示し、負の入力電圧は例えば充電流がセンス抵抗Ｒｓに流れていることを示す。このように、図１に示したセンス抵抗Ｒｓに充放電の電流が流れると、ＩＣ部５０から−８１９２〜＋８１９２のカウント値が出力される。 FIG. 2 is a diagram illustrating the relationship between the input voltage and the count value. In FIG. 2, the vertical axis represents the input voltage to the IC unit 50, and the horizontal axis represents the 13-bit count value output from the IC unit 50. As shown by the straight line a in FIG. 2, the input voltage and the count value are in a proportional relationship, for example, increasing to the right. Here, the input voltage is set to, for example, a maximum value of 50 mV and a minimum value of −50 mV by the reference voltage VREF of the reference voltage generation circuit, and the count value when the input voltage takes the maximum value is 8192 (= 2 13). ) And the count value when taking the minimum value is set to -8192. A positive input voltage indicates that, for example, discharge current is flowing through the sense resistor Rs, and a negative input voltage indicates that, for example, a charging current is flowing through the sense resistor Rs. As described above, when a charging / discharging current flows through the sense resistor Rs illustrated in FIG. 1, a count value of −8192 to +8192 is output from the IC unit 50.

ここで、入力電圧は、例えば基準電圧発生回路の基準電圧ＶＲＥＦによって、その値を一定の範囲に設定することが可能である。充放電の電流は、例えばセンス抵抗Ｒｓの抵抗値を調整することによって、その値を測定可能な一定の範囲に設定することが可能である。クーロンカウンタ１００が有するＩＣ部５０は、後述するように、全差動入力オペアンプ１とコンパレータ５とを有するが、これらの出力には通常オフセットが含まれる。ここで、オフセットとは、入力信号が０Ｖであるにも関わらず僅かに出力されてしまう電圧のことである。このため、図２の実線特性ａに対する破線特性ｂに示されるように、オフセットが原因でＩＣ部５０から出力される内部カウント値にずれが生じる可能性がある。以下、この内部カウント値のずれを、オフセット値とも呼ぶ。オフセット値は、半導体チップの製造バラツキや、温度などにより変化する。   Here, the value of the input voltage can be set within a certain range by, for example, the reference voltage VREF of the reference voltage generation circuit. For example, by adjusting the resistance value of the sense resistor Rs, the charge / discharge current can be set within a certain range in which the value can be measured. As will be described later, the IC unit 50 included in the coulomb counter 100 includes a fully differential input operational amplifier 1 and a comparator 5, and these outputs usually include an offset. Here, the offset is a voltage that is slightly output although the input signal is 0V. For this reason, as indicated by the broken line characteristic b with respect to the solid line characteristic a in FIG. 2, there is a possibility that a deviation occurs in the internal count value output from the IC unit 50 due to the offset. Hereinafter, the deviation of the internal count value is also referred to as an offset value. The offset value varies depending on semiconductor chip manufacturing variations, temperature, and the like.

次に、ＩＣ部５０の構成について説明する。
図３は、ＩＣ部５０の回路構成を例示したブロック図である。図３に示すように、クーロンカウンタ１００が有するＩＣ部５０は、例えば、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２と、第１のキャパシタとしてのサンプリング容量Ｃｓ１、Ｃｓ２と、第２のキャパシタとしての積分容量Ｃｉ１、Ｃｉ２と、全差動入力オペアンプ１と、基準電圧ＶＲＥＦを発生する基準電圧発生回路３と、比較回路としてのコンパレータ５と、ロジック回路１０と、を備える。
このうち、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２と、サンプリング容量Ｃｓ１、Ｃｓ２と、積分容量Ｃｉ１、Ｃｉ２と、全差動入力オペアンプ１とは、スイッチト・キャパシタ方式の積分回路をなす。基準電圧発生回路３からの基準電圧ＶＲＥＦは、積分回路に印加される。 Next, the configuration of the IC unit 50 will be described.
FIG. 3 is a block diagram illustrating a circuit configuration of the IC unit 50. As shown in FIG. 3, the IC unit 50 included in the coulomb counter 100 includes, for example, switches A1, A2, B1, B2, C1, C2, D1, D2, S1, S2, R1, R2, I1, I2, Sampling capacitors Cs1 and Cs2 as one capacitor, integration capacitors Ci1 and Ci2 as second capacitors, a fully differential input operational amplifier 1, a reference voltage generating circuit 3 for generating a reference voltage VREF, and a comparison circuit A comparator 5 and a logic circuit 10 are provided.
Among these, switches A1, A2, B1, B2, C1, C2, D1, D2, S1, S2, R1, R2, I1, I2, sampling capacitors Cs1, Cs2, integration capacitors Ci1, Ci2, and fully differential The input operational amplifier 1 forms a switched capacitor type integration circuit. The reference voltage VREF from the reference voltage generation circuit 3 is applied to the integration circuit.

次に、これら各部の接続関係を説明する。図３に示すように、サンプリング容量Ｃｓ１の入力側（即ち、図中の左側）電極はスイッチＡ１を介して入力端子Ｖｉｎ＋に接続されると共に、スイッチＢ１を介して入力端子Ｖｉｎ−に接続されている。また、この入力側電極はスイッチＣ１を介して基準電圧発生回路３のＸ端子に接続されると共に、スイッチＤ１を介して基準電圧発生回路３のＹ端子に接続されている。また、サンプリング容量Ｃｓ１の出力側（即ち、図中の右側）電極は全差動入力オペアンプ１の正（＋）入力端子に接続されると共に、スイッチＳ１を介して基準値を示すコモン電圧（以下、ＶＣＭと呼ぶ）に接続されている。なお、ＶＣＭは例えば１Ｖである。 Next, the connection relationship between these units will be described. As shown in FIG. 3, the input side of the sampling capacitor Cs1 (i.e., the left side in the drawing) electrodes is connected to the input terminal Vin + via the switches A1, an input terminal Vin through the switch B1 - is connected to the ing. The input-side electrode is connected to the X terminal of the reference voltage generating circuit 3 through the switch C1 and is connected to the Y terminal of the reference voltage generating circuit 3 through the switch D1. Further, the output side (that is, the right side in the drawing) electrode of the sampling capacitor Cs1 is connected to the positive (+) input terminal of the fully differential input operational amplifier 1, and a common voltage (hereinafter, referred to as a reference value) via the switch S1. , Called VCM). The VCM is 1V, for example.

サンプリング容量Ｃｓ２の入力側電極はスイッチＡ２を介して入力端子Ｖｉｎ−に接続されると共に、スイッチＢ２を介して入力端子Ｖｉｎ＋に接続されている。また、この入力側電極はスイッチＤ２を介して基準電圧発生回路３のＸ端子に接続されると共に、スイッチＣ２を介して基準電圧発生回路３のＹ端子に接続されている。また、サンプリング容量Ｃｓ２の出力側電極は全差動入力オペアンプ１の負（−）入力端子に接続されると共に、スイッチＳ２を介してＶＣＭに接続されている。 Input electrode of the sampling capacitor Cs2 is input terminal Vin through the switch A2 - is connected to, and is connected to the input through the switch B2 terminals Vin +. The input side electrode is connected to the X terminal of the reference voltage generating circuit 3 via the switch D2, and is connected to the Y terminal of the reference voltage generating circuit 3 via the switch C2. The output-side electrode of the sampling capacitor Cs2 is connected to the negative (−) input terminal of the fully-differential input operational amplifier 1, and is connected to the VCM via the switch S2.

なお、これらスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２は、例えば、ＭＯＳ電界効果トランジスタからなり、そのオン・オフはロジック回路１０から出力される制御信号により行われる。
積分容量Ｃｉ１は、その入力側電極が全差動入力オペアンプ１の正入力端子に接続されると共に、その出力側電極がスイッチＩ１を介して全差動入力オペアンプ１の負出力端子に接続されている。積分容量Ｃｉ２は、その入力側電極が全差動入力オペアンプ１の負入力端子に接続されると共に、その出力側電極がスイッチＩ２を介して全差動入力オペアンプ１の正出力端子に接続されている。さらに、積分容量Ｃｉ１、Ｃｉ２の両端には放電用のスイッチＲ１、Ｒ２がそれぞれ接続されている。 These switches A1, A2, B1, B2, C1, C2, D1, D2, S1, S2, R1, R2, I1, and I2 are composed of, for example, MOS field effect transistors, and the on / off of the logic circuit 10 This is performed by a control signal output from.
The integration capacitor Ci1 has an input side electrode connected to the positive input terminal of the fully differential input operational amplifier 1, and an output side electrode connected to the negative output terminal of the fully differential input operational amplifier 1 via the switch I1. Yes. The integration capacitor Ci2 has an input side electrode connected to the negative input terminal of the fully differential input operational amplifier 1, and an output side electrode connected to the positive output terminal of the fully differential input operational amplifier 1 via the switch I2. Yes. Further, discharge switches R1 and R2 are connected to both ends of the integration capacitors Ci1 and Ci2, respectively.

全差動入力オペアンプ１の負出力端子及び正出力端子はそれぞれコンパレータ５に接続されており、負出力端子側の電位Ｖｏｕｔ−がコンパレータ５の入力端子Ｉｎ＋に入力され、正出力端子側の電位Ｖｏｕｔ＋がコンパレータ５の入力端子Ｉｎ−に入力されるようになっている。さらに、コンパレータ５はロジック回路１０に接続し、コンパレータ５の出力端子Ｑから出力される第１の信号としての信号Ｑと、コンパレータ５の出力端子ＱＢから出力される第２の信号としての信号ＱＢとがそれぞれロジック回路１０に入力されるようになっている。また、図示しないが、発振回路もロジック回路１０に接続されており、発振回路で生成されるクロック（ＣＬＯＣＫ）信号がロジック回路１０に入力されるようになっている。因みに、ＩＣ部５０におけるロジック回路１０を除く構成部分は、後述するように信号処理上において、Ａ／Ｄ（アナログ／デジタル）変換を行うものであるため、Ａ／Ｄ変換回路とみなすことができる。 Negative output terminal and positive output terminal of the full differential input operational amplifier 1 is connected to the comparator 5, respectively, the potential Vout of the negative output terminal side - is input to the input terminal of the comparator 5 an In +, the positive output terminal side potential Vout + Is input to the input terminal In− of the comparator 5. Further, the comparator 5 is connected to the logic circuit 10, and the signal Q as the first signal output from the output terminal Q of the comparator 5 and the signal QB as the second signal output from the output terminal QB of the comparator 5. Are respectively input to the logic circuit 10. Although not shown, the oscillation circuit is also connected to the logic circuit 10, and a clock (CLOCK) signal generated by the oscillation circuit is input to the logic circuit 10. Incidentally, the components other than the logic circuit 10 in the IC unit 50 perform A / D (analog / digital) conversion in signal processing, as will be described later, and can be regarded as an A / D conversion circuit. .

即ち、基準電圧発生回路３は、積分回路と直接的に繋がっておらず、基準電圧発生回路３とスイッチＣ１、Ｄ２及びスイッチＣ２、Ｄ１との間にはセレクタが介在されており、このセレクタが信号Ｑ、ＱＢの状態に応じて基準電圧発生回路３からの基準電圧ＶＲＥＦを切り替えてＸ端子、Ｙ端子に印加する。したがって、基準電圧発生回路３からの基準電圧ＶＲＥＦは、積分回路に断続的に印加される。また、全差動入力オペアンプ１から出力される電圧は、ＶＣＭを軸として対称に出力される。コンパレータ５では、全差動入力オペアンプ１の負出力が正出力より大きい場合に信号Ｑを出力し、逆の場合には信号ＱＢを出力する。   That is, the reference voltage generation circuit 3 is not directly connected to the integration circuit, and a selector is interposed between the reference voltage generation circuit 3 and the switches C1 and D2 and the switches C2 and D1. The reference voltage VREF from the reference voltage generation circuit 3 is switched according to the states of the signals Q and QB and applied to the X terminal and the Y terminal. Therefore, the reference voltage VREF from the reference voltage generating circuit 3 is intermittently applied to the integrating circuit. Further, the voltage output from the fully differential input operational amplifier 1 is output symmetrically about the VCM. The comparator 5 outputs the signal Q when the negative output of the fully-differential input operational amplifier 1 is larger than the positive output, and outputs the signal QB in the opposite case.

ところで、全差動入力オペアンプ１には、駆動用のバイアス電圧を生成するバイアス回路と、バイアス回路を起動するスタートアップ回路（キック回路とも呼ばれる）とが備えられている。バイアス回路は、全差動入力オペアンプ１を駆動するバイアス電圧を印加するために基本動作上欠かせないものである。しかし、バイアス回路を起動するための起動電圧を印加するスタートアップ回路の方は、電源投入後にバイアス回路が安定動作するまでの初期動作時間において必要であるものの、実際にはバイアス回路の安定動作以降も電源電圧を印加して動作継続させているため、ここでの消費電流が約５μＡとＩＣ部５０全体のほぼ１０％にもなって浪費されている。
そこで、本実施例では、全差動入力オペアンプ１内のバイアス回路に付設されるスタートアップ回路での消費電流の浪費を改善し、バイアス回路が安定動作した後はスタートアップ回路を動作停止させるようにする。 By the way, the fully differential input operational amplifier 1 includes a bias circuit that generates a driving bias voltage and a startup circuit (also called a kick circuit) that starts the bias circuit. The bias circuit is indispensable for basic operation in order to apply a bias voltage for driving the fully-differential input operational amplifier 1. However, the startup circuit that applies the starting voltage for starting the bias circuit is necessary in the initial operation time until the bias circuit operates stably after the power is turned on. Since the operation is continued by applying the power supply voltage, the current consumption here is about 5 μA, which is about 10% of the entire IC unit 50, and is wasted.
Therefore, in this embodiment, waste of current consumption in the startup circuit attached to the bias circuit in the fully-differential input operational amplifier 1 is improved, and the startup circuit is stopped after the bias circuit is stably operated. .

図４は、全差動入力オペアンプ１に備えられるスタートアップ回路３１を持つバイアス回路３２の一例を示したブロック図である。
ここでは、バイアスオン状態でスタートアップ回路３１がバイアス回路３２へ起動電圧を印加し、この起動電圧で立ち上げられたバイアス回路３２が全差動入力オペアンプ１を駆動するためのバイアス電圧ＶＢを生成出力する様子を示している。バイアス回路３２が安定動作した後にスタートアップ回路３１を動作停止させるためには、例えばスタートアップ回路３１を外部から与えられる停止コマンドにより電源投入後の所定時間経過後に動作停止されるように制御すれば良い。このような制御を行えば、電源投入後にスタートアップ回路３１がバイアス回路３２を安定して起動でき、その後に動作停止に移行させて全差動入力オペアンプ１の増幅動作に影響せずに低消費電流化を図ることができる。 FIG. 4 is a block diagram illustrating an example of a bias circuit 32 having a startup circuit 31 provided in the fully differential input operational amplifier 1.
Here, the start-up circuit 31 applies a start-up voltage to the bias circuit 32 in the bias-on state, and the bias circuit 32 raised by the start-up voltage generates a bias voltage V B for driving the fully-differential input operational amplifier 1. The state of output is shown. In order to stop the start-up circuit 31 after the bias circuit 32 has stably operated, for example, the start-up circuit 31 may be controlled to be stopped after a predetermined time has elapsed after power-on by a stop command given from the outside. If such control is performed, the startup circuit 31 can stably start the bias circuit 32 after the power is turned on, and after that, the operation is stopped and the current consumption is reduced without affecting the amplification operation of the fully differential input operational amplifier 1. Can be achieved.

具体的に云えば、クーロンカウンタ１００には、ロジック回路１０による動作処理のタイミングを指示するクロック信号ＣＬＯＣＫを生成する発振回路が備えられているので、これを利用すれば、ロジック回路１０が発振回路からのクロック信号ＣＬＯＣＫのカウント値（例えば５カウント後）に基づいてスタートアップ回路３１に対する停止コマンドを生成出力する（例えばバイアスオン状態のバイアスオン信号がＨであればこれをＬとしてロジック回路１０からスタートアップ回路３１へ送出する場合を例示できる）構成とすれば良い。この構成であれば、クーロンカウンタ１００の構成部分のみで有効に低消費電流化を図ることができる。   More specifically, the coulomb counter 100 is provided with an oscillation circuit that generates a clock signal CLOCK instructing the timing of operation processing by the logic circuit 10. Generates and outputs a stop command to the startup circuit 31 based on the count value (for example, after 5 counts) of the clock signal CLOCK from the logic circuit 10 (for example, if the bias-on signal in the bias-on state is H, this is set to L to start-up The case of sending to the circuit 31 can be exemplified). With this configuration, it is possible to effectively reduce the current consumption only with the components of the coulomb counter 100.

図５は、全差動入力オペアンプ１に備えられるスタートアップ回路３１を持つバイアス回路３２の他例を示したブロック図である。
ここでも、バイアスオン状態でスタートアップ回路３１がバイアス回路３２へ起動電圧を印加し、この起動電圧で立ち上げられたバイアス回路３２が全差動入力オペアンプ１を駆動するためのバイアス電圧ＶＢを生成出力する様子を示しており、図４で説明した場合と同様な制御を行うものである。 FIG. 5 is a block diagram showing another example of a bias circuit 32 having a startup circuit 31 provided in the fully differential input operational amplifier 1.
Also in this case, the start-up circuit 31 applies a start-up voltage to the bias circuit 32 in the bias-on state, and the bias circuit 32 raised by the start-up voltage generates a bias voltage V B for driving the fully-differential input operational amplifier 1. The output is shown, and the same control as in the case described with reference to FIG. 4 is performed.

但し、ここではロジック回路１０がバイアス回路３２の起動後のバイアス電圧ＶＢの帰還信号（フィードバック）に応じてスタートアップ回路３１に対する停止コマンドを生成出力する（ここでもバイアスオン状態のバイアスオン信号がＨであればこれをＬとしてロジック回路１０からスタートアップ回路３１へ送出する場合を例示できる）構成となっている。この構成によっても、先の発明３の場合と同様にクーロンカウンタの構成部分のみで有効に低消費電流化を図ることができる。 However, here, the logic circuit 10 generates and outputs a stop command for the start-up circuit 31 according to the feedback signal (feedback) of the bias voltage V B after the start of the bias circuit 32 (the bias-on signal in the bias-on state is also H here) If this is the case, this can be exemplified as a case where L is sent to the startup circuit 31 from the logic circuit 10). Also with this configuration, the current consumption can be effectively reduced only with the components of the coulomb counter as in the case of the third aspect of the invention.

図４で説明したクロックカウントによるロジック制御、或いは図５で説明したバイアスフィードバックによるロジック制御の何れによっても、電源投入後のバイアス回路３２が安定動作した後にはスタートアップ回路３１が動作停止されるため、約５μＡ分の消費電流が削減される。バイアス回路３２の構成は、周知技術を適用できるので、ここでは詳述しないが、例えば電界効果トランジスタ（ＦＥＴ）を複数個組み合わせ、２Ｖ強から１Ｖ弱の範囲でバイアス電圧ＶＢを生成出力できるものであれば良い。 The start-up circuit 31 is stopped after the bias circuit 32 after the power is turned on stably by the logic control by the clock count explained in FIG. 4 or the logic control by the bias feedback explained in FIG. The current consumption for about 5 μA is reduced. Since a well-known technique can be applied to the configuration of the bias circuit 32, it will not be described in detail here. For example, a bias voltage V B that can generate and output a bias voltage V B in a range from slightly higher than 2V to slightly lower than 1V is combined, for example. If it is good.

ところで、ロジック回路１０は、クーロンカウンタ１００におけるオフセット値の測定を行わせる機能（オフセット値の測定自体は後文で詳述する）を持ち、このためにオフセット測定コマンドを生成出力する。しかし、電源投入後のオフセット値の測定時にスタートアップ回路３１を動作停止してしまうと、バイアス回路３２から全差動入力オペアンプ１へ印加するバイアス電圧ＶＢが揺らいでしまうことに伴い、増幅動作が不安定になってしまう。
そこで、スタートアップ回路３１を動作停止する場合、こうした問題を回避してオフセット値の測定に悪影響を及ぼすことがないタイミングを配慮する必要がある。 By the way, the logic circuit 10 has a function of measuring the offset value in the coulomb counter 100 (the offset value measurement itself will be described in detail later). For this purpose, the logic circuit 10 generates and outputs an offset measurement command. However, if the startup circuit 31 is stopped during the measurement of the offset value after the power is turned on, the bias voltage V B applied from the bias circuit 32 to the fully differential input operational amplifier 1 fluctuates, and thus the amplification operation is performed. It becomes unstable.
Therefore, when the operation of the start-up circuit 31 is stopped, it is necessary to consider the timing that avoids such a problem and does not adversely affect the measurement of the offset value.

図６は、ロジック回路１０によりオフセット値の測定前にスタートアップ回路３１を動作停止する場合の処理動作を示したタイミングチャートである。
ここでは、電源投入後にスタートアップ回路３１、バイアス回路３２が順次立ち上げられ、スタートアップ回路３１が立ち下げられて動作停止された後、オフセット測定が立ち上げにより行われて立ち下げにより終了することを示している。 FIG. 6 is a timing chart showing the processing operation when the operation of the startup circuit 31 is stopped before the offset value is measured by the logic circuit 10.
Here, after the power is turned on, the startup circuit 31 and the bias circuit 32 are sequentially started up, and after the startup circuit 31 is shut down and stopped operating, the offset measurement is performed by the startup and ends by the shutdown. ing.

こうしたシーケンスをロジック回路１０においてロジック制御により実行させる場合、ロジック回路１０は、電源投入後のオフセット値の測定前に停止コマンドをスタートアップ回路３１へ送出し、スタートアップ回路３１を動作停止させてからＩＣ部５０のＡ／Ｄ変換部へオフセット値の測定を行わせるオフセット測定コマンドを送出するようにすれば良い。
このような構成によれば、電源投入後のオフセット値の測定前にスタートアップ回路３１がバイアス回路３２を安定して起動した後に動作停止されるため、低消費電流化を図った上で的確に精度良くオフセット値の測定を行うことができる。 When such a sequence is executed by the logic control in the logic circuit 10, the logic circuit 10 sends a stop command to the startup circuit 31 before measuring the offset value after power-on, stops the operation of the startup circuit 31, and then the IC unit. What is necessary is just to send the offset measurement command which performs the measurement of an offset value to 50 A / D conversion parts.
According to such a configuration, since the startup circuit 31 stably starts the bias circuit 32 before the offset value is measured after the power is turned on, the operation is stopped. The offset value can be measured well.

図７は、ロジック回路１０によりオフセット値の測定後にスタートアップ回路３１を動作停止する場合の処理動作を示したタイミングチャートである。
ここでは、電源投入後にスタートアップ回路３１、バイアス回路３２が順次立ち上げられ、オフセット測定が立ち上げにより行われて立ち下げにより終了した後、スタートアップ回路３１が立ち下げられて動作停止されることを示している。
こうしたシーケンスをロジック回路１０においてロジック制御により実行させる場合、
ロジック回路１０は、電源投入後にオフセット値の測定を行わせるオフセット測定コマンドをＩＣ部５０のＡ／Ｄ変換部へ送出した後、オフセット値の測定後に停止コマンドをスタートアップ回路３１へ送出するようにすれば良い。 FIG. 7 is a timing chart showing a processing operation when the operation of the startup circuit 31 is stopped after the offset value is measured by the logic circuit 10.
Here, the start-up circuit 31 and the bias circuit 32 are sequentially started up after the power is turned on, and after the offset measurement is performed by the start-up and finished by the turn-off, the start-up circuit 31 is turned off and the operation is stopped. ing.
When such a sequence is executed by the logic control in the logic circuit 10,
The logic circuit 10 sends an offset measurement command for measuring an offset value after power-on to the A / D converter of the IC unit 50, and then sends a stop command to the startup circuit 31 after measuring the offset value. It ’s fine.

このような構成によれば、オフセット値の測定に悪影響を及ぼすことなく、オフセット値の測定後にスタートアップ回路３１を動作停止して低消費電流化を図った上で的確に精度良くオフセット値の測定を行うことができる。
何れにせよ、本実施形態のスタートアップ回路３１やその関連部分のロジック回路１０によるロジック制御機能は、バイアス回路３２の安定動作後にスタートアップ回路３１を動作停止させて低消費電流化させることを特徴としている。 According to such a configuration, without adversely affecting the measurement of the offset value, after the offset value is measured, the operation of the startup circuit 31 is stopped to reduce the current consumption, and the offset value can be measured accurately and accurately. It can be carried out.
In any case, the logic control function by the start-up circuit 31 of this embodiment and the related logic circuit 10 is characterized by stopping the operation of the start-up circuit 31 after the stable operation of the bias circuit 32 and reducing the current consumption. .

図８は、ＩＣ部５０に備えられるロジック回路１０の回路構成を例示したブロック図である。図８に示すように、このロジック回路１０は、カウント回路としての内部カウンタ１１と、分周器１３と、更新パルス発生器１５と、ＣＭＲ（Ｃｕｒｒｅｎｔ Ｍｅａｓｕｒｅｍｅｎｔ Ｒｅｓｉｓｔｏｒ）１７と、演算回路１８と、ＡＣＲ（Ａｃｃｕｍｕｌａｔｅｄ Ｃｕｒｒｅｎｔ Ｒｅｓｉｓｔｏｒ）１９と、オフセット値を保持するための記憶回路としてのレジスタ２０と、を備える。ＣＭＲ１７とＡＣＲ１９は、例えば、それぞれが複数個のフリップフロップからなるレジスタである。また、レジスタ２０も複数個のフリップフロップからなる。   FIG. 8 is a block diagram illustrating a circuit configuration of the logic circuit 10 provided in the IC unit 50. As shown in FIG. 8, the logic circuit 10 includes an internal counter 11 as a count circuit, a frequency divider 13, an update pulse generator 15, a CMR (Current Measurement Resistor) 17, an arithmetic circuit 18, and an ACR. (Accumulated Current Resistor) 19 and a register 20 as a storage circuit for holding an offset value. The CMR 17 and the ACR 19 are registers each composed of a plurality of flip-flops, for example. The register 20 is also composed of a plurality of flip-flops.

図８に示すように、内部カウンタ１１には、図示しない発振回路で生成されたＣＬＯＣＫ信号と、分周器１３によりＣＬＯＣＫ信号が例えば２分周された（即ち、パルス幅が２倍に調整された）分周信号ＣｌｋＤｉｖ１と、ＣＬＯＣＫ信号を基に更新パルス発生器で生成されたレジスタ更新パルス（以下、更新パルスと呼ぶ）と、コンパレータ５（図３参照）から出力される信号Ｑ、ＱＢが入力されるようになっている。   As shown in FIG. 8, the internal counter 11 has a CLOCK signal generated by an oscillation circuit (not shown) and the CLOCK signal divided by, for example, two by the frequency divider 13 (that is, the pulse width is adjusted to double). A) a divided signal ClkDiv1, a register update pulse (hereinafter referred to as an update pulse) generated by an update pulse generator based on the CLOCK signal, and signals Q and QB output from the comparator 5 (see FIG. 3). It is designed to be entered.

さらに、内部カウンタ１１は、少なくとも３つ以上の出力端子を有し、第１の端子はＣＭＲ１７に接続され、第２の端子は演算回路１８を介してＡＣＲ１９に接続され、第３の端子はレジスタ２０に接続されている。ここで、ＣＭＲ１７は、更新パルスが入力されたときに内部カウンタ１１から出力される内部カウント値を「１回変換時間当たりのカウント値」として保持すると共に、その保持する値を出力するようになっている。また、演算回路１８は、更新パルスが入力されたときに内部カウンタ１１から出力される内部カウント値に所定の演算処理を行って演算値を出力する。ＡＣＲ１９は、この演算値を順次積算して「単位時間当たりのカウント値」を保持すると共に、その保持する値を出力するようになっている。なお、「１回変換時間当たりのカウント値」「単位時間当たりのカウント値」は、その両方とも２次電池の充放電状態を示すデータである。
また、レジスタ２０は、例えば（１回変換時間当たりの）オフセット値を保持すると共に、その保持するオフセット値を出力するようになっている。このオフセット値は、ＣＭＲ１７から出力される「１回変換時間当たりのカウント値」と、ＡＣＲ１９から出力される「単位時間当たりのカウント値」のオフセット補正に用いられる。 Further, the internal counter 11 has at least three or more output terminals, the first terminal is connected to the CMR 17, the second terminal is connected to the ACR 19 through the arithmetic circuit 18, and the third terminal is a register 20 is connected. Here, the CMR 17 holds the internal count value output from the internal counter 11 when the update pulse is input as “count value per one conversion time”, and outputs the held value. ing. The arithmetic circuit 18 performs predetermined arithmetic processing on the internal count value output from the internal counter 11 when the update pulse is input, and outputs the arithmetic value. The ACR 19 accumulates the calculated values sequentially to hold a “count value per unit time” and output the held value. The “count value per conversion time” and “count value per unit time” are both data indicating the charge / discharge state of the secondary battery.
The register 20 holds, for example, an offset value (per conversion time) and outputs the held offset value. This offset value is used for offset correction of the “count value per conversion time” output from the CMR 17 and the “count value per unit time” output from the ACR 19.

次に、クーロンカウンタ１００の動作例について説明する。
図９は、クーロンカウンタ１００のＩＣ部５０が有するスイッチの動作例を示したタイミングチャートである。図９において、「ＣＬＫＲ」は図３に示したスイッチＲ１、Ｒ２のクロック動作を示し、「ＣＬＫＡ」はスイッチＡ１、Ａ２のクロック動作を示し、「ＣＬＫＢ」はスイッチＢ１、Ｂ２のクロック動作を示し、「ＣＬＫＣ」はスイッチＣ１、Ｃ２のクロック動作を示し、「ＣＬＫＤ」はスイッチＤ１、Ｄ２のクロック動作を示し、「ＣＬＫＳ」はスイッチＳ１、Ｓ２のクロック動作を示し、「ＣＬＫＩ」はスイッチＳ１、Ｓ２のクロック動作を示す。また、「ＥＮ」はコンパレータ５に入力される出力制御信号（Ｅｎａｂｌｅ）を示す。 Next, an operation example of the coulomb counter 100 will be described.
FIG. 9 is a timing chart showing an operation example of a switch included in the IC unit 50 of the coulomb counter 100. In FIG. 9, “CLKR” indicates the clock operation of the switches R1 and R2 illustrated in FIG. 3, “CLKA” indicates the clock operation of the switches A1 and A2, and “CLKB” indicates the clock operation of the switches B1 and B2. , “CLKC” indicates the clock operation of the switches C1 and C2, “CLKD” indicates the clock operation of the switches D1 and D2, “CLKS” indicates the clock operation of the switches S1 and S2, and “CLKI” indicates the switch S1, The clock operation of S2 is shown. “EN” indicates an output control signal (Enable) input to the comparator 5.

まず、図９のＴｉｍｉｎｇ（タイミング）１では、スイッチＲ１、Ｒ２がオンとなり、積分容量Ｃｉ１、Ｃｉ２の電荷が放電される。これにより、積分容量Ｃｉ１、Ｃｉ２の蓄積電荷は０（ゼロ）となる。なお、この放電操作は、クーロンカウンタによるカウント動作の開始前、即ち、リセット時にのみ行われる。
次に、Ｔｉｍｉｎｇ２では、スイッチＡ１、Ａ２、Ｓ１、Ｓ２がオンとなり、他のスイッチは全てオフとなる。これにより、入力電圧のサンプリング動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極に入力端子Ｖｉｎ＋の電位（以下、単にＶｉｎ＋）が印加され、その出力側電極にＶＣＭが印加される。また、サンプリング容量Ｃｓ２の入力側電極に入力端子Ｖｉｎ−の電位（以下、単にＶｉｎ−）が印加され、その出力側電極にＶＣＭが印加される。これにより、サンプリング容量Ｃｓ１には（ＶＣＭ−Ｖｉｎ＋）に応じた電荷が蓄積され、サンプリング容量Ｃｓ２には（ＶＣＭ−Ｖｉｎ−）に応じた電荷が蓄積される。また、全差動入力オペアンプ１の正入力端子と負入力端子にはそれぞれＶＣＭが入力され、その負出力端子と正出力端子は積分容量Ｃｉ１、Ｃｉ２から電気的に離される。その結果、負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋は共にＶＣＭとなる。 First, at Timing (timing) 1 in FIG. 9, the switches R1 and R2 are turned on, and the charges of the integration capacitors Ci1 and Ci2 are discharged. As a result, the accumulated charges of the integration capacitors Ci1 and Ci2 become 0 (zero). This discharge operation is performed only before the start of the counting operation by the coulomb counter, that is, at the time of resetting.
Next, in Timing 2, the switches A1, A2, S1, and S2 are turned on, and all other switches are turned off. Thereby, an input voltage sampling operation is performed. Here, the potential of the input terminal Vin + (hereinafter simply referred to as Vin + ) is applied to the input side electrode of the sampling capacitor Cs1, and VCM is applied to the output side electrode. Further, the potential of the input terminal Vin − (hereinafter simply referred to as “Vin −” ) is applied to the input side electrode of the sampling capacitor Cs2, and VCM is applied to the output side electrode thereof. As a result, charges corresponding to (VCM−Vin + ) are accumulated in the sampling capacitor Cs1, and charges corresponding to (VCM−Vin − ) are accumulated in the sampling capacitor Cs2. Further, VCM is input to each of the positive input terminal and the negative input terminal of the fully differential input operational amplifier 1, and the negative output terminal and the positive output terminal are electrically separated from the integration capacitors Ci1 and Ci2. As a result, the negative output terminal side potential Vout - and, the potential of the positive output terminal side Vout + are both the VCM.

次に、Ｔｉｍｉｎｇ３では、スイッチＢ１、Ｂ２、Ｉ１、Ｉ２がオンとなり、他のスイッチは全てオフとなる。これにより、入力電圧の積分動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極にＶｉｎ−が印加される。また、サンプリング容量Ｃｓ１の出力側電極はＶＣＭから電気的に切り離される。その結果、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋（Ｖｉｎ−−Ｖｉｎ＋）となり、この電位の変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には（Ｖｉｎ＋−Ｖｉｎ−）に比例した電圧Ｖ１が生じる。つまり、入力電圧に比例した電圧Ｖ１が積分容量Ｃｉ１に転送される。 Next, in Timing 3, the switches B1, B2, I1, and I2 are turned on, and all other switches are turned off. Thereby, the integration operation of the input voltage is performed. Here, Vin − is applied to the input side electrode of the sampling capacitor Cs1. Further, the output side electrode of the sampling capacitor Cs1 is electrically disconnected from the VCM. As a result, the output side electrode of the sampling capacitor Cs1 becomes VCM + (Vin − −Vin + ), and the electric charge moves between the sampling capacitor Cs1 and the integration capacitor Ci1 in accordance with the change in potential, and the input side of the integration capacitor Ci1 the electrode - caused a voltage V1 proportional to (Vin + -Vin). That is, the voltage V1 proportional to the input voltage is transferred to the integration capacitor Ci1.

また同時に、サンプリング容量Ｃｓ２の入力側電極にＶｉｎ＋が印加され、サンプリング容量Ｃｓ２の出力側電極はＶＣＭから電気的に切り離される。その結果、サンプリング容量Ｃｓ２の出力側電極はＶＣＭ＋（Ｖｉｎ＋−Ｖｉｎ−）となり、この電位の変化に応じてサンプリング容量Ｃｓ２と積分容量Ｃｉ２との間で電荷が移動し、積分容量Ｃｉ２の入力側電極には（Ｖｉｎ−−Ｖｉｎ＋）に比例した電圧−Ｖ１が生じる。つまり、電圧−Ｖ１が積分容量Ｃｉ２に転送される。
このような積分動作により、全差動入力オペアンプ１の負出力端子側には電圧Ｖ１が現れ、電位Ｖｏｕｔ−は「ＶＣＭ＋Ｖ１」となる。また同時に、全差動入力オペアンプ１の正出力端子側には−Ｖ１が現れ、電位Ｖｏｕｔ＋は「ＶＣＭ−Ｖ１」となる。 At the same time, Vin + is applied to the input side electrode of the sampling capacitor Cs2, and the output side electrode of the sampling capacitor Cs2 is electrically disconnected from the VCM. As a result, the sampling capacitor output side electrode of Cs2 is VCM + (Vin + -Vin -), and the charge between the sampling capacitor Cs2 and the integration capacitor Ci2 is moved according to the change of the potential, the input side of the integrating capacitor Ci2 A voltage −V1 proportional to (Vin − −Vin + ) is generated at the electrode. That is, the voltage −V1 is transferred to the integration capacitor Ci2.
Such integration operation, the voltage V1 appear at the negative output terminal side of the fully differential input operational amplifier 1, the potential Vout - is "VCM + V1". At the same time, −V1 appears on the positive output terminal side of the fully-differential input operational amplifier 1, and the potential Vout + becomes “VCM−V1”.

次に、Ｔｉｍｉｎｇ４では、スイッチＣ１、Ｃ２、Ｓ１、Ｓ２がオンとなり、他のスイッチは全てオフとなる。これにより、基準電圧ＶＲＥＦのサンプリング動作が行われる。この基準電圧ＶＲＥＦは、上述した基準電圧発生回路３から出力されるもので、動作上は端子Ｘ、Ｙ間の電位差を示すものとなる。ここでは、基準電圧発生回路３が有するＸ端子の電位（以下、単に電位Ｘ）がサンプリング容量Ｃｓ１に印加されると共に、基準電圧発生回路３が有するＹ端子の電位（以下、単に電位Ｙ）がサンプリング容量Ｃｓ２に印加される。また、全差動入力オペアンプ１の正入力端子と負入力端子にはそれぞれＶＣＭが入力され、その出力側は積分容量Ｃｉ１、Ｃｉ２から電気的に離される。従って、負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋は共にＶＣＭとなる。 Next, at Timing 4, the switches C1, C2, S1, and S2 are turned on, and all other switches are turned off. Thereby, the sampling operation of the reference voltage VREF is performed. The reference voltage VREF is output from the above-described reference voltage generation circuit 3 and indicates a potential difference between the terminals X and Y in operation. Here, the potential of the X terminal (hereinafter simply referred to as potential X) of the reference voltage generating circuit 3 is applied to the sampling capacitor Cs1, and the potential of the Y terminal (hereinafter simply referred to as potential Y) of the reference voltage generating circuit 3 is applied. Applied to the sampling capacitor Cs2. Further, VCM is input to the positive input terminal and the negative input terminal of the fully differential input operational amplifier 1, and the output side thereof is electrically separated from the integration capacitors Ci1 and Ci2. Thus, the negative output terminal side potential Vout - and, the potential of the positive output terminal side Vout + are both the VCM.

次に、Ｔｉｍｉｎｇ５では、スイッチＤ１、Ｄ２、Ｉ１、Ｉ２がオンとなり、他のスイッチは全てオフとなる。これにより、基準電圧ＶＲＥＦの積分動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極に電位Ｙが印加される。また、サンプリング容量Ｃｓ１の出力側電極はＶＣＭから電気的に分離される。その結果、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋（Ｙ−Ｘ）となり、この電位の変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には基準電圧ＶＲＥＦＰ、ＶＲＥＦＮ（Ｘ−Ｙ）に比例した電圧Ｖ２が生じる。この電圧Ｖ２が積分容量Ｃｉ１に転送される。   Next, in Timing 5, the switches D1, D2, I1, and I2 are turned on, and all other switches are turned off. Thereby, the integration operation of the reference voltage VREF is performed. Here, the potential Y is applied to the input side electrode of the sampling capacitor Cs1. Further, the output side electrode of the sampling capacitor Cs1 is electrically separated from the VCM. As a result, the output side electrode of the sampling capacitor Cs1 becomes VCM + (Y−X), and the electric charge moves between the sampling capacitor Cs1 and the integration capacitor Ci1 in accordance with the change in potential, and the input side electrode of the integration capacitor Ci1 is transferred. Produces a voltage V2 proportional to the reference voltages VREFP and VREFN (XY). This voltage V2 is transferred to the integration capacitor Ci1.

また同時に、サンプリング容量Ｃｓ２の入力側電極に電位Ｘが印加される。また、サンプリング容量Ｃｓ２の出力側電極はＶＣＭから電気的に分離される。その結果、サンプリング容量Ｃｓ２の出力側電極はＶＣＭ＋（Ｘ−Ｙ）となり、この電位の変化に応じてサンプリング容量Ｃｓ２と積分容量Ｃｉ２との間で電荷が移動し、積分容量Ｃｉ２の入力側電極には（Ｙ−Ｘ）に比例した電圧−Ｖ２が生じる。この電圧−Ｖ２が積分容量Ｃｉ２に転送される。
このような積分動作により、全差動入力オペアンプ１の負出力端子側には電圧Ｖ２が現れ、電位Ｖｏｕｔ−は「ＶＣＭ＋Ｖ１＋Ｖ２」となる。また同時に、全差動入力オペアンプ１の正出力端子側には−Ｖ２が現れ、電位Ｖｏｕｔ＋は「ＶＣＭ−Ｖ１−Ｖ２」となる。以降は、Ｔｉｍｉｎｇ２〜４の動作を繰り返し行って、入力電圧を信号Ｑ，ＱＢに変換していく。 At the same time, the potential X is applied to the input side electrode of the sampling capacitor Cs2. The output side electrode of the sampling capacitor Cs2 is electrically separated from the VCM. As a result, the output side electrode of the sampling capacitor Cs2 becomes VCM + (XY), and the electric charge moves between the sampling capacitor Cs2 and the integration capacitor Ci2 in accordance with the change in potential, and the input side electrode of the integration capacitor Ci2 Produces a voltage -V2 proportional to (Y-X). This voltage -V2 is transferred to the integration capacitor Ci2.
Such integration operation, appears voltage V2 to the negative output terminal side of the fully differential input operational amplifier 1, the potential Vout - is "VCM + V1 + V2". At the same time, -V2 appears on the positive output terminal side of the fully differential input operational amplifier 1, and the potential Vout + becomes "VCM-V1-V2". Thereafter, the operations of Timing 2 to 4 are repeated to convert the input voltage into signals Q and QB.

図１０は、入力電圧の信号Ｑ，ＱＢへの変換方法を説明する図である。ここでは、より具体的な説明を行うために、図３に示したＶｉｎ＋を１０ｍＶ、Ｖｉｎ−を０ｍＶとする。また、基準電圧発生回路３は例えば基準電圧ＶＲＥＦ＝５１．２ｍＶの場合に端子Ｘと端子Ｙとの間の電位差を例えば５１．２ｍＶ又は−５１．２ｍＶに切り替える機能を有するが、ここでは基準電圧発生回路３の機能の一例として、基準電圧ＶＲＥＦの電位差を示す端子Ｘの電位を５０ｍＶ又は−５０ｍＶに切り替えることができ、端子Ｙの電位は０ｍＶに固定するものとする。なお、図１０では、「ＣＬＯＣＫ」「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を示していないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図９の場合と同じである。 FIG. 10 is a diagram for explaining a method of converting an input voltage into signals Q and QB. Here, Vin + shown in FIG. 3 is 10 mV and Vin − is 0 mV for more specific explanation. The reference voltage generation circuit 3 has a function of switching the potential difference between the terminal X and the terminal Y to, for example, 51.2 mV or −51.2 mV when the reference voltage VREF = 51.2 mV. As an example of the function of the generation circuit 3, the potential of the terminal X indicating the potential difference of the reference voltage VREF can be switched to 50 mV or −50 mV, and the potential of the terminal Y is fixed to 0 mV. In FIG. 10, “CLOCK”, “CLKR”, “CLKI”, and “EN” are not shown, but the clock operations at Timings 2 to 5 are the same as those in FIG.

図１０に示すように、まず、リセット（即ち、Ｔｉｍｉｎｇ１）後の最初のＴｉｍｉｎｇ２では、入力電圧のサンプリング動作が行われるので、Ｖｏｕｔ−はＶＣＭとなっている。次に、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−１０ｍＶとなり、この−１０ｍＶの変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には入力電圧１０ｍＶに比例した電圧“１０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭから“１０”上昇し、ＶＣＭ＋１０となる。 As shown in FIG. 10, first, a reset (i.e., Timing1) In the first Timing2 after, since the sampling operation of the input voltage is carried out, Vout - is a VCM. Next, at Timing3, the output side electrode of the sampling capacitor Cs1 becomes VCM-10 mV, and the charge moves between the sampling capacitor Cs1 and the integration capacitor Ci1 in accordance with the change of -10 mV, and the input side electrode of the integration capacitor Ci1 Produces a voltage “10” proportional to the input voltage of 10 mV. Thus, Vout - rose "10" from the VCM, the VCM + 10.

またこのとき、コンパレータ５は、Ｖｏｕｔ−≧ＶＣＭとなっていることを確認して信号Ｑを出力すると共に、信号Ｑの出力を基準電圧発生回路３にフィードバックする。これにより、基準電圧発生回路３において、端子Ｘの電位は−５０ｍＶに設定される。
次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦのサンプリング動作が行われるので、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋５０ｍＶとなり、この５０ｍＶの変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には基準電圧−５０ｍＶに比例した電圧“−５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ＋１０に“−５０”が足されて、ＶＣＭ−４０となる。 At this time, comparator 5, Vout - outputs a signal Q to validate that it is ≧ VCM, feeds back the output signal Q to a reference voltage generating circuit 3. Thereby, in the reference voltage generating circuit 3, the potential of the terminal X is set to −50 mV.
Next, in Timing4, since the sampling operation of the reference voltage VREF is performed, Vout - is again VCM. In Timing 5, the output side electrode of the sampling capacitor Cs1 becomes VCM + 50 mV, and the electric charge moves between the sampling capacitor Cs1 and the integration capacitor Ci1 according to the change of 50 mV, and the reference voltage is applied to the input side electrode of the integration capacitor Ci1. A voltage “−50” proportional to −50 mV is generated. Thus, Vout - the VCM + 10 "-50" is being added together, the VCM-40.

次に、２回目のＴｉｍｉｎｇ２では、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−１０ｍＶとなり、積分容量Ｃｉ１の入力側電極には入力電圧１０ｍＶに比例した電圧“１０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ−４０から“１０”上昇し、ＶＣＭ−３０となる。またこのとき、コンパレータ５は、Ｖｏｕｔ−＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢの出力を基準電圧発生回路３にフィードバックする。これにより、基準電圧発生回路３において、端子Ｘの電位は５０ｍＶに設定される。次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦのサンプリング動作が行われるので、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ−３０に“５０”が足されて、ＶＣＭ＋２０となる。 Next, in the second round of Timing2, Vout - it is again VCM. In Timing 3, the output side electrode of the sampling capacitor Cs1 becomes VCM-10 mV, and a voltage “10” proportional to the input voltage 10 mV is generated in the input side electrode of the integration capacitor Ci1. As a result, Vout − rises by “10” from VCM-40 and becomes VCM-30. At this time, comparator 5, Vout - <with confirmation and outputs a signal QB that has a VCM, it feeds back the output signal QB to the reference voltage generating circuit 3. Thereby, in the reference voltage generating circuit 3, the potential of the terminal X is set to 50 mV. Next, in Timing4, since the sampling operation of the reference voltage VREF is performed, Vout - is again VCM. At Timing 5, the output side electrode of the sampling capacitor Cs1 becomes VCM-50 mV, and a voltage “50” proportional to the reference voltage 50 mV is generated at the input side electrode of the integration capacitor Ci1. Thus, Vout - the VCM-30 "50" has been added together, a VCM + 20.

以下同様の手順で、３回目、４回目とＴｉｍｉｎｇ２〜５を繰り返して、各回のＴｉｍｉｎｇ３のときのＶｏｕｔ−をコンパレータ５でモニタする。そして、Ｔｉｍｉｎｇ３のときのＶｏｕｔ−が、Ｖｏｕｔ−≧ＶＣＭ、となっているときは、コンパレータ５から信号Ｑを出力する共に、基準電圧発生回路３の端子Ｘを−５０ｍＶに設定する。また、Ｔｉｍｉｎｇ３のときのＶｏｕｔ−が、Ｖｏｕｔ−＜ＶＣＭ、となっているときは、コンパレータ５から信号ＱＢを出すと共に、基準電圧発生回路３の端子Ｘを５０ｍＶに設定する。このように、コンパレータ５は、各回のＴｉｍｉｎｇ３のときのＶｏｕｔ−をＶＣＭを基準に２値化して、デジタル信号Ｑ、ＱＢを出力する。そして、出力された信号Ｑ、ＱＢはロジック回路１０内で一定時間カウント（即ち、積算）されて、そのカウント値はオフセット補正された後で外部に出力される。 In the following the same procedure, third, by repeating the fourth and Timing2～5, Vout when each time the Timing3 - the monitoring comparator 5. Then, Vout in the case of Timing3 - is, Vout - when ≧ VCM, has become both a signal Q from the comparator 5, sets the terminal X of the reference voltage generating circuit 3 to -50 mV. Also, Vout in the case of Timing3 - is, Vout - <VCM, when that is the, along with issues a signal QB from the comparator 5, sets the terminal X of the reference voltage generating circuit 3 to 50 mV. Thus, comparator 5, Vout in the case of each round of Timing3 - binarizing based on VCM, and outputs the digital signal Q, the QB. Then, the output signals Q and QB are counted (that is, integrated) for a predetermined time in the logic circuit 10, and the count value is output to the outside after offset correction.

図１１は、信号Ｑ、ＱＢのカウント方法を示す図である。図１１において、分周信号ＣｌｋＤｉｖ１の１周期は例えば１０２μｓｅｃ（≒０．８ｓｅｃ／８１９２、８１９２＝２１３）に設定されている。また、更新パルスの１周期は例えば０．８ｓｅｃ（≒３６００ｓｅｃ／４０９６、４０９６＝２１２）に設定されており、１時間当たり約２１２回更新パルスが出力される。 FIG. 11 is a diagram illustrating a counting method of the signals Q and QB. In FIG. 11, one period of the frequency-divided signal ClkDiv1 is set to 102 μsec (≈0.8 sec / 8192, 8192 = 2 13 ), for example. Further, one cycle of the update pulse is set to, for example, 0.8 sec (≈3600 sec / 4096, 4096 = 2 12 ), and the update pulse is output approximately 2 12 times per hour.

図１１において、内部カウンタ１１は、ＣｌｋＤｉｖ１がＬＯＷ（ロウ）で、且つ、ＣＬＯＣＫ信号が立ち下がるときに、信号Ｑの入力があれば＋１をカウントし、信号ＱＢの入力があれば−１をカウントする。そして、更新パルスの入力のタイミングで、内部カウンタ１１は信号Ｑ、ＱＢを足した値（以下、内部カウント値）をＣＭＲ１７とＡＣＲ１９の両方に向けて出力すると共に、内部カウント値をゼロ（０）にリセットする。例えば、図１１では、更新パルスが入力されたときの内部カウント値の一例として６７２６を記載しているが、この内部カウント値（６７２６）がＣＭＲ１７とＡＣＲ１９の両方に向けて同時に出力される。   In FIG. 11, when ClkDiv1 is LOW (low) and the CLOCK signal falls, the internal counter 11 counts +1 if the signal Q is input, and counts -1 if the signal QB is input. To do. At the input timing of the update pulse, the internal counter 11 outputs a value obtained by adding the signals Q and QB (hereinafter referred to as an internal count value) to both the CMR 17 and the ACR 19 and sets the internal count value to zero (0). Reset to. For example, in FIG. 11, 6726 is described as an example of the internal count value when the update pulse is input, but this internal count value (6726) is output to both the CMR 17 and the ACR 19 simultaneously.

なお、かりに、更新パルスが入力されてから次の更新パルスが入力されるまでの間に信号Ｑのみが内部カウンタ１１に入力された場合は内部カウント値は例えば８１９２となる。その逆に、信号ＱＢのみが内部カウンタ１１に入力された場合は内部カウント値は例えば−８１９２となる。
上記のように、内部カウント値（６７２６）がＣＭＲ１７とＡＣＲ１９の両方に向けて同時に出力されると、ＣＭＲ１７では、この内部カウント値を「１回変換時間当たりのカウント値」として保持する。ここで、１回変換時間とは、更新パルスが入力されてから次の更新パルスが入力されるまでの時間（即ち、更新パルスの１周期）のことである。ＣＭＲ１７により保持される「１回変換時間当たりのカウント値」は、図２に示したように１回変換時間当たりの充放電量を示しており、この値はオフセット補正された後で外部に出力される。 Incidentally, when only the signal Q is input to the internal counter 11 between the input of the update pulse and the input of the next update pulse, the internal count value is 8192, for example. Conversely, when only the signal QB is input to the internal counter 11, the internal count value is, for example, -8192.
As described above, when the internal count value (6726) is simultaneously output to both the CMR 17 and the ACR 19, the CMR 17 holds the internal count value as “count value per one conversion time”. Here, the one-time conversion time is the time from when an update pulse is input until the next update pulse is input (that is, one cycle of the update pulse). The “count value per conversion time” held by the CMR 17 indicates the charge / discharge amount per conversion time as shown in FIG. 2, and this value is output to the outside after offset correction. Is done.

また、ＡＣＲ１９に向けて出力される内部カウント値（６７２６）は、演算回路１８によって演算処理されてからＡＣＲ１９に入力される。例えば、内部カウント値（６７２６）は演算回路によって４０９６（＝２１２）で割り算され、小数点以下を切り捨てた値（例えば、整数１）がＡＣＲ１９に入力される。そして、ＡＣＲ１９は、更新パルスが入力されるたびに、このような整数値を足して「単位時間当たりのカウント値」として保持する。ここで、単位時間は任意に設定可能な時間であり、例えば、１回変換時間×４０９６回（≒０．８ｓｅｃ×４０９６≒１ｈｏｕｒ）である。ＡＣＲ１９により保持される「単位時間当たりのカウント値」は、図２に示したように単位時間当たりの充放電量を示しており、この値はオフセット補正された後で外部に出力される。 Further, the internal count value (6726) output to the ACR 19 is input to the ACR 19 after being processed by the arithmetic circuit 18. For example, the internal count value (6726) is divided by 4096 (= 2 12 ) by the arithmetic circuit, and a value (for example, integer 1) rounded down after the decimal point is input to the ACR 19. Each time an update pulse is input, the ACR 19 adds such an integer value and holds it as a “count value per unit time”. Here, the unit time is a time that can be arbitrarily set, for example, one conversion time × 4096 times (≈0.8 sec × 4096≈1 hour). The “count value per unit time” held by the ACR 19 indicates the charge / discharge amount per unit time as shown in FIG. 2, and this value is output to the outside after offset correction.

上述したクロックカウントによるロジック制御、或いはバイアスフィードバックによるロジック制御を受け、電源投入後のバイアス回路３２が安定動作した後におけるオフセット測定前又はオフセット測定後にスタートアップ回路３１が動作停止される構成の全差動入力オペアンプ１を用いた場合、オフセット測定自体には影響せずに低消費電流化を図ることができる。
即ち、本実施形態のクーロンカウンタ１００の技術的要点は、全差動入力オペアンプ１へ印加する駆動用のバイアス電圧ＶＢの生成用に起動電圧を印加する際、バイアス電圧ＶＢの生成後に起動電圧の印加を停止するクーロンカウンタの内部電源制御方法であると換言できる。また、起動電圧の印加停止のタイミングをオフセット値の測定に悪影響が出ないようにオフセット測定前又はオフセット測定後にしているため、電源投入後の十分な低消費電流化が図られた上、精度良くオフセット値の測定が行われるようになる。 Fully differential with a configuration in which the startup circuit 31 is stopped before or after the offset measurement after the bias circuit 32 after the power is turned on stably after receiving the logic control by the clock count or the bias feedback. When the input operational amplifier 1 is used, current consumption can be reduced without affecting the offset measurement itself.
That is, the technical point of the coulomb counter 100 according to the present embodiment is that the start-up voltage is generated after the bias voltage V B is generated when the start-up voltage is applied to generate the drive bias voltage V B to be applied to the fully differential input operational amplifier 1. In other words, this is an internal power control method for the coulomb counter that stops the application of voltage. In addition, the timing to stop applying the start-up voltage is set before or after the offset measurement so as not to adversely affect the measurement of the offset value. The offset value is often measured.

次に、クーロンカウンタ１００のオフセット値の測定方法について説明する。
図１２は、クーロンカウンタ１００のオフセット値の測定方法の一例を説明するために示した動作処理信号のタイミングチャートである。なお、図１２では、「ＣＬＯＣＫ」「「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を図示しないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図９と同じである。また、図１２では、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を例にＶｏｕｔ−を示している。 Next, a method for measuring the offset value of the coulomb counter 100 will be described.
FIG. 12 is a timing chart of operation processing signals shown for explaining an example of a method for measuring the offset value of the coulomb counter 100. In FIG. 12, “CLOCK”, “CLKR”, “CLKI”, and “EN” are not illustrated, but the clock operations at Timings 2 to 5 are the same as those in FIG. 9, for example. Further, in FIG. 12, Vout as an example a case where charges respectively from the previous measurement of the offset value of the integration capacitor Ci1, Ci2 are accumulated - shows.

図１２に示すように、クーロンカウンタ１００のオフセット値の測定を開始するときは、Ｔｉｍｉｎｇ１（即ち、積分容量Ｃｉ１、Ｃｉ２の放電操作）は行わないで、Ｔｉｍｉｎｇ２から始める。つまり、積分容量Ｃｉ１、Ｃｉ２に蓄積された電荷を保持したまま、オフセット値の測定を開始する。図１２に示すように、Ｔｉｍｉｎｇ２では、スイッチＳ１、Ｓ２がオンとなり、他のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２はオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極はＶｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態となる。このとき、全差動入力オペアンプ１の負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋はそれぞれＶＣＭとなる。 As shown in FIG. 12, when the measurement of the offset value of the coulomb counter 100 is started, Timing 1 (that is, the discharging operation of the integration capacitors Ci1 and Ci2) is not performed and the measurement starts from Timing2. That is, the measurement of the offset value is started while holding the charges accumulated in the integration capacitors Ci1 and Ci2. As shown in FIG. 12, in Timing 2, the switches S1 and S2 are turned on, and the other switches A1, A2, B1, B2, C1, C2, D1, and D2 are turned off. Thereby, the input side electrodes of the sampling capacitors Cs1 and Cs2 are electrically separated from Vin + and Vin − , respectively. At this time, the potential Vout of the negative output terminal side of the fully differential input operational amplifier 1 - a, the potential of the positive output terminal side Vout + will be respectively VCM.

次に、Ｔｉｍｉｎｇ３では、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２がオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極は、Ｖｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態に維持され、これら入力側電極に電位の変化は生じない。即ち、オフセット測定時の入力電圧は０ｍＶに設定される。その結果、積分容量Ｃｉ１、Ｃｉ２には入力電圧０ｍＶがそれぞれ積分されることとなる。ここでは、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されているため、Ｖｏｕｔ−はＶＣＭより大きい、又は小さい値となる。例えば、Ｖｏｕｔ−はＶＣＭ−２０となる。また、コンパレータ５は、Ｖｏｕｔ−＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢの出力を基準電圧発生回路３にフィードバックする。これにより、基準電圧発生回路３において、端子Ｘの電位は５０ｍＶに設定される。 Next, at Timing 3, the switches A1, A2, B1, B2, C1, C2, D1, D2, S1, and S2 are turned off. Thereby, the input side electrodes of the sampling capacitors Cs1 and Cs2 are maintained in a state of being electrically separated from Vin + and Vin − , respectively, and no potential change occurs in these input side electrodes. That is, the input voltage at the time of offset measurement is set to 0 mV. As a result, the input voltage 0 mV is integrated into the integration capacitors Ci1 and Ci2. Here, since the charge each are accumulated from previous measurements of the offset value of the integration capacitor Ci1, Ci2, Vout - is the VCM larger or smaller. For example, Vout - is the VCM-20. The comparator 5, Vout - <with confirmation and outputs a signal QB that has a VCM, feeds back the output signal QB to the reference voltage generating circuit 3. Thereby, in the reference voltage generating circuit 3, the potential of the terminal X is set to 50 mV.

次に、Ｔｉｍｉｎｇ４では、スイッチＣ１、Ｃ２、Ｓ１、Ｓ２がオンとなり、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｄ１、Ｄ２がオフとなる。これにより、基準電圧ＶＲＥＦのサンプリング動作が行われ、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、スイッチＤ１、Ｄ２がオンとなり、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｓ１、Ｓ２がオフとなる。これにより、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０”が生じる。その結果、Ｖｏｕｔ−はＶＣＭ−２０に“５０”が足されて、ＶＣＭ＋３０となる。 Next, at Timing 4, the switches C1, C2, S1, and S2 are turned on, and the switches A1, A2, B1, B2, D1, and D2 are turned off. Thus, the sampling operation of the reference voltage VREF is made, Vout - is again VCM. In Timing 5, the switches D1 and D2 are turned on, and the switches A1, A2, B1, B2, C1, C2, S1, and S2 are turned off. As a result, the output side electrode of the sampling capacitor Cs1 becomes VCM-50 mV, and a voltage “50” proportional to the reference voltage 50 mV is generated at the input side electrode of the integration capacitor Ci1. As a result, Vout - the VCM-20 "50" has been added together, a VCM + 30.

次に、２回目のＴｉｍｉｎｇ２では、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極はＶｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態となり、Ｖｏｕｔ−とＶｏｕｔ＋は再びＶＣＭとなる。次に、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極はＶｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態にあるため、積分容量Ｃｉ１、Ｃｉ２に入力電圧０ｍＶがそれぞれ積分される。その結果、Ｖｏｕｔ−は例えばＶＣＭ＋３０となる。また、コンパレータ５は、Ｖｏｕｔ−≧ＶＣＭとなっていることを確認して信号Ｑを出力すると共に、信号Ｑの出力を基準電圧発生回路３にフィードバックする。これにより、基準電圧発生回路３において、端子Ｘの電位は−５０ｍＶに設定される。 Next, at the second Timing 2, the input electrodes of the sampling capacitors Cs1 and Cs2 are electrically separated from Vin + and Vin − , respectively, and Vout − and Vout + become VCM again. Next, in Timing 3, since the input electrodes of the sampling capacitors Cs1 and Cs2 are electrically separated from Vin + and Vin − , the input voltage 0 mV is integrated into the integration capacitors Ci1 and Ci2, respectively. As a result, Vout - is, for example, VCM + 30. The comparator 5, Vout - outputs a signal Q to validate that it is ≧ VCM, feeds back the output signal Q to a reference voltage generating circuit 3. Thereby, in the reference voltage generating circuit 3, the potential of the terminal X is set to −50 mV.

次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦのサンプリング動作が行われるので、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧−５０ｍＶに比例した電圧“−５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ＋３０に“−５０”が足されて、ＶＣＭ−２０となる。 Next, in Timing4, since the sampling operation of the reference voltage VREF is performed, Vout - is again VCM. At Timing 5, the output side electrode of the sampling capacitor Cs1 becomes VCM + 50 mV, and a voltage “−50” proportional to the reference voltage −50 mV is generated at the input side electrode of the integration capacitor Ci1. Thus, Vout - the VCM + 30 "-50" is being added together, the VCM-20.

以下同様の手順で、例えば、３回目、４回目〜８１９２回目までＴｉｍｉｎｇ２〜５を繰り返す。そして、８１９２回まで繰り返すことにより得られた信号Ｑ（＋１）、信号ＱＢ（−１）のカウント値が、１回変換時間当たりのオフセット値である。ここで、全差動入力オペアンプ１やコンパレータ５のオフセットが完全にゼロ、又は、ゼロに近い場合は、信号Ｑと信号ＱＢがそれぞれ４０９６ずつカウントされ、オフセット値は０（＝４０９６−４０９６）となる。また、全差動入力オペアンプ１やコンパレータ５のオフセットが大きいほど、オフセット値も大きくなる。このように、内部カウンタ１１で測定されたオフセット値は、内部カウンタ１１から出力されて、レジスタ２０に保持される。
そして、上述したように、このオフセット値がＣＭＲ１７から出力される「１回変換時間当たりのカウント値」と、ＡＣＲ１９から出力される「単位時間当たりのカウント値」とのオフセット補正に用いられる。 Thereafter, in the same procedure, for example, Timing 2 to 5 are repeated from the third time, the fourth time to the 8192th time. The count values of the signal Q (+1) and the signal QB (−1) obtained by repeating up to 8192 times are offset values per conversion time. Here, when the offsets of the fully-differential input operational amplifier 1 and the comparator 5 are completely zero or close to zero, the signal Q and the signal QB are counted by 4096 respectively, and the offset value is 0 (= 4096−4096). Become. In addition, the offset value increases as the offset of the fully differential input operational amplifier 1 or the comparator 5 increases. Thus, the offset value measured by the internal counter 11 is output from the internal counter 11 and held in the register 20.
As described above, this offset value is used for offset correction between the “count value per conversion time” output from the CMR 17 and the “count value per unit time” output from the ACR 19.

以下はクーロンカウンタ１００のオフセット補正方法を説明する。まず、ＣＭＲ１７に対するオフセット補正方法について説明する。例えば、ＣＭＲ１７から出力される「１回変換時間当たりのカウント値」が６７２６で、そのときレジスタ２０で保持されているオフセット値が１０の場合は、オフセットの影響により信号Ｑが信号ＱＢよりも１０多くカウントされている。従って、オフセット補正として「１回変換時間当たりのカウント値」６７２６から１０の減算を行う。これにより、オフセット補正後の「１回変換時間当たりのカウント値」は６７１６（＝６７２６−１０）となる。また逆に、ＣＭＲ１７から出力される「１回変換時間当たりのカウント値」が６７２６で、そのときレジスタ２０で保持されているオフセット値が−１０の場合は、信号Ｑが信号ＱＢよりも１０少なくカウントされているので、カウント値に対して１０の加算を行う。これにより、オフセット補正後の「１回変換時間当たりのカウント値」は６７３６（＝６７２６＋１０）となる。   The offset correction method for the coulomb counter 100 will be described below. First, an offset correction method for the CMR 17 will be described. For example, when the “count value per one conversion time” output from the CMR 17 is 6726 and the offset value held in the register 20 is 10 at that time, the signal Q is 10 more than the signal QB due to the influence of the offset. Many have been counted. Accordingly, 10 is subtracted from “count value per conversion time” 6726 as offset correction. As a result, the “count value per conversion time” after the offset correction is 6716 (= 6726-10). Conversely, if the “count value per conversion time” output from the CMR 17 is 6726 and the offset value held in the register 20 at that time is −10, the signal Q is 10 less than the signal QB. Since it is counted, 10 is added to the count value. As a result, the “count value per conversion time” after the offset correction is 6736 (= 6726 + 10).

次に、ＡＣＲ１９に対するオフセット補正方法について説明する。例えば、単位時間＝１回変換時間（約０．８ｓｅｃ）×４０９６回に設定した場合、単位時間当たりのオフセット値は、（１回変換時間当たりの）オフセット値を４０９６で割り算し、その値を４０９６回積算した値となる。つまり、「単位時間当たりのオフセット値」＝「１回変換時間当たりのオフセット値」となる。従って、例えば、ＡＣＲ１９から出力される「単位時間当たりのカウント値」が６８０３で、そのときレジスタ２０で保持されているオフセット値が１０の場合は、カウント値に対して１０の減算を行う。これにより、オフセット補正後の「単位時間当たりのカウント値」は６７９３（＝６８０３−１０）となる。また逆に、ＡＣＲ１９から出力される「単位時間当たりのカウント値」が６８０３で、そのときレジスタ２０で保持されているオフセット値が−１０の場合は、カウント値に対して１０の加算を行う。これにより、オフセット補正後の「単位時間当たりのカウント値」は６８１３（＝６８０３＋１０）となる。   Next, an offset correction method for the ACR 19 will be described. For example, when setting unit time = one conversion time (about 0.8 sec) × 4096 times, the offset value per unit time is obtained by dividing the offset value (per conversion time) by 4096, and A value obtained by integrating 4096 times. That is, “offset value per unit time” = “offset value per conversion time”. Therefore, for example, when the “count value per unit time” output from the ACR 19 is 6803 and the offset value held in the register 20 is 10 at that time, 10 is subtracted from the count value. As a result, the “count value per unit time” after offset correction is 6793 (= 6803-10). Conversely, if the “count value per unit time” output from the ACR 19 is 6803 and the offset value held in the register 20 at that time is −10, 10 is added to the count value. As a result, the “count value per unit time” after the offset correction is 6813 (= 6803 + 10).

なお、オフセット値は、半導体チップの製造バラツキや温度などにより変化する。従って、例えば、１回変換時間×１０２４回（≒０．８ｓｅｃ×１０２４≒１５ｍｉｎ）毎に、オフセット値の測定を行ってその値をレジスタ２０に保持しておくことが好ましい。これにより、最新のオフセット値を「１回変換時間当たりのオフセット値」と「単位時間当たりのカウント値」とにそれぞれ反映させることができる。
以上のように、本発明の実施形態のクーロンカウンタ１００によれば、特許文献１に開示された従来例とは異なり、コンパレータ５から出力される信号Ｑ、ＱＢの出力数（即ち、パルス数）は入力電圧に比例した数であり、センス抵抗Ｒｓを流れる電流に比例した数である。このため、反転ブロックは不要であり、回路規模の縮小が可能である他、電源投入後の十分な低消費電流化を図ることができる。 Note that the offset value varies depending on semiconductor chip manufacturing variations, temperature, and the like. Therefore, for example, it is preferable to measure the offset value and store the value in the register 20 every conversion time × 1024 times (≈0.8 sec × 1024≈15 min). As a result, the latest offset value can be reflected in the “offset value per conversion time” and the “count value per unit time”.
As described above, according to the coulomb counter 100 of the embodiment of the present invention, unlike the conventional example disclosed in Patent Document 1, the number of outputs of the signals Q and QB output from the comparator 5 (that is, the number of pulses). Is a number proportional to the input voltage, and is a number proportional to the current flowing through the sense resistor Rs. For this reason, an inverting block is unnecessary, the circuit scale can be reduced, and a sufficiently low current consumption can be achieved after power-on.

また、特許文献１に開示された従来例では、１変換時間ごとに内部容量の両端をショートして放電させているため、１ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）以下の僅かな電池充放電電流を検知することはできない。これに対して、本発明の実施形態では、ＩＣ部５０の動作開始時（即ち、Ｔｉｍｉｎｇ１のとき）に、積分容量Ｃｉ１、Ｃｉ２の両端を一度ショートさせるだけである。変換時間ごとに積分容量Ｃｉ１、Ｃｉ２の両端をショートさせる必要はない。従って、カウント動作中に１ＬＳＢ以下の充放電の電流が流れていても、積分容量Ｃｉ１、Ｃｉ２に少しずつ電荷が溜まり続け、それが１ＬＳＢ分の電荷まで溜まれば信号Ｑ、ＱＢのカウント値として出力される。このため、１ＬＳＢ以下の僅かな電流も検知可能である。   Further, in the conventional example disclosed in Patent Document 1, since both ends of the internal capacitor are shorted and discharged every conversion time, a slight battery charging / discharging current of 1 LSB (Least Significant Bit) or less is detected. I can't. On the other hand, in the embodiment of the present invention, both ends of the integrating capacitors Ci1 and Ci2 are short-circuited once when the operation of the IC unit 50 is started (that is, when Timing1 is set). It is not necessary to short-circuit both ends of the integration capacitors Ci1 and Ci2 for each conversion time. Accordingly, even if a charge / discharge current of 1 LSB or less flows during the counting operation, charges continue to accumulate little by little in the integration capacitors Ci1 and Ci2, and if they accumulate up to 1LSB, the count values of the signals Q and QB are obtained. Is output. For this reason, even a small current of 1 LSB or less can be detected.

さらに、クーロンカウンタ１００のオフセット値の測定方法及びオフセット値の補正方法によれば、クーロンカウンタの構成部分の既存機能でバイアス回路の起動後にスタートアップ回路を動作停止するようにして電源投入後の十分な低消費電流化を図り、しかもその動作停止のタイミングをオフセット値の測定に悪影響が出ないようにオフセット測定前又はオフセット測定後にして精度良くオフセット値の測定が行われるようにした上、入力電圧が０Ｖのときのカウント値（即ち、オフセット値）を測定することができる他、レジスタ２０によりオフセット値が保持されるので、コンパレータ５から出力されるカウント値に対してオフセット補正することができ、オフセット値を含まないカウント値を出力することができる。即ち、ＣＭＲ１７、ＡＣＲ１９から出力されるカウント値はオフセット値を含むが、その後、オフセット補正によりこれらのカウント値からオフセット値が取り除かれる。従って、誤差の少ないカウント値を最終的なカウント値として外部に出力することができる。
上記図１２では、Ｔｉｍｉｎｇ２〜５の間、スイッチＡ１、Ａ２、Ｂ１、Ｂ２をオフにして、オフセット値の測定を行う場合について説明した。しかしながら、オフセット値の測定方法はこれに限られることはない。例えば、図１３に示すようなスイッチ操作により、オフセット値を測定しても良い。 Furthermore, according to the method for measuring the offset value of the coulomb counter 100 and the method for correcting the offset value, the start-up circuit is stopped after the bias circuit is activated with the existing function of the components of the coulomb counter. In order to reduce the current consumption, the offset value is accurately measured before or after the offset measurement so that the offset timing is not adversely affected. In addition to measuring the count value (that is, the offset value) when 0 is 0V, the offset value is held by the register 20, so that the offset value can be corrected for the count value output from the comparator 5, A count value not including an offset value can be output. That is, the count values output from the CMR 17 and the ACR 19 include offset values, but thereafter, the offset values are removed from these count values by offset correction. Therefore, a count value with little error can be output to the outside as a final count value.
In FIG. 12, the case where the switches A1, A2, B1, and B2 are turned off during the timings 2 to 5 and the offset value is measured has been described. However, the method for measuring the offset value is not limited to this. For example, the offset value may be measured by a switch operation as shown in FIG.

図１３は、クーロンカウンタ１００のオフセット値の測定方法の他例を説明するために示した処理信号のタイミングチャートである。なお、図１３では、「ＣＬＯＣＫ」「「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を図示しないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図９で説明した場合と同じである。また、図１２と同様に、図１３でも、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を例にＶｏｕｔ−を示している。 FIG. 13 is a timing chart of processing signals shown for explaining another example of the method for measuring the offset value of the coulomb counter 100. In FIG. 13, “CLOCK”, “CLKR”, “CLKI”, and “EN” are not shown, but the clock operations at Timings 2 to 5 are the same as those described with reference to FIG. Similarly to FIG. 12, also in FIG. 13, Vout as an example a case in which charges respectively are accumulated from previous measurements of the offset value of the integration capacitor Ci1, Ci2 - shows.

図１３に示すように、オフセット値の測定はＴｉｍｉｎｇ２から始める。Ｔｉｍｉｎｇ２では、スイッチＡ１、Ａ２、Ｓ１、Ｓ２がオンとなり、他のスイッチＢ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２はオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極にはそれぞれＶｉｎ＋、Ｖｉｎ−が印加され、その出力側電極にはＶＣＭが印加される。また、全差動入力オペアンプ１の負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋はそれぞれＶＣＭとなる。なお、図１３に示すように、ここでは、Ｔｉｍｉｎｇ２からＴｉｍｉｎｇ３に移行するまでの短期間（例えば、２０μｓｅｃ）に、スイッチＡ１、Ａ２はオンからオフとなる。 As shown in FIG. 13, the measurement of the offset value starts from Timing2. In Timing2, the switches A1, A2, S1, and S2 are turned on, and the other switches B1, B2, C1, C2, D1, and D2 are turned off. As a result, Vin + and Vin − are applied to the input side electrodes of the sampling capacitors Cs1 and Cs2, respectively, and VCM is applied to the output side electrodes. The potential Vout of the negative output terminal side of the fully differential input operational amplifier 1 - a, the potential of the positive output terminal side Vout + will be respectively VCM. As shown in FIG. 13, here, the switches A1 and A2 are turned from on to off in a short period (for example, 20 μsec) until the transition from Timing2 to Timing3.

次に、Ｔｉｍｉｎｇ３では、スイッチＡ１、Ａ２が再度オンとなり、スイッチＢ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２がオフとなる。このとき、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極にはＶｉｎ＋、Ｖｉｎ−が印加されるので、その電位はＴｉｍｉｎｇ１のときと同じ値となる。従って、サンプリングされる入力電圧は実質的に０ｍＶとなり、積分容量Ｃｉ１、Ｃｉ２に入力電圧０ｍＶがそれぞれ積分される。図１３では、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を想定しているので、Ｖｏｕｔ−は例えばＶＣＭ−２０となる。また、コンパレータ５は、Ｖｏｕｔ−＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢの出力を基準電圧発生回路３にフィードバックする。これにより、基準電圧発生回路３において、端子Ｘの電位は５０ｍＶに設定される。 Next, in Timing 3, the switches A1 and A2 are turned on again, and the switches B1, B2, C1, C2, D1, D2, S1, and S2 are turned off. At this time, Vin + and Vin − are applied to the input-side electrodes of the sampling capacitors Cs 1 and Cs 2 , so that their potentials are the same as those at Timing 1. Therefore, the input voltage to be sampled is substantially 0 mV, and the input voltage 0 mV is integrated into the integration capacitors Ci1 and Ci2. In Figure 13, since it is assumed that charges each from the previous measurement of the offset value of the integration capacitor Ci1, Ci2 are accumulated, Vout - is the VCM-20, for example. The comparator 5, Vout - <with confirmation and outputs a signal QB that has a VCM, feeds back the output signal QB to the reference voltage generating circuit 3. Thereby, in the reference voltage generating circuit 3, the potential of the terminal X is set to 50 mV.

Ｔｉｍｉｎｇ４、５のスイッチ操作は図１２で説明した場合と同じである。即ち、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦのサンプリング動作が行われるので、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ−２０に“５０”が足されて、ＶＣＭ＋３０となる。 The switch operation of Timings 4 and 5 is the same as that described with reference to FIG. That is, in Timing4, since the sampling operation of the reference voltage VREF is performed, Vout - is again VCM. At Timing 5, the output side electrode of the sampling capacitor Cs1 becomes VCM-50 mV, and a voltage “50” proportional to the reference voltage 50 mV is generated at the input side electrode of the integration capacitor Ci1. Thus, Vout - the VCM-20 "50" has been added together, a VCM + 30.

以下同様の手順で、例えば、２回目、３回目〜８１９２回目までＴｉｍｉｎｇ２〜５を繰り返す。上述した一例の場合と同様、Ｔｉｍｉｎｇ２のときのＶｏｕｔ−がＶｏｕｔ−≧ＶＣＭとなっているときは信号Ｑを出力すると共に、端子Ｘの電位を−５０ｍＶに設定する。また、Ｔｉｍｉｎｇ２のときのＶｏｕｔ−がＶｏｕｔ−＜ＶＣＭとなっているときは信号ＱＢを出力すると共に、端子Ｘの電位を５０ｍＶに設定する。そして、Ｔｉｍｉｎｇ２〜５を８１９２回まで繰り返すことにより得られた信号Ｑ（＋１）、信号ＱＢ（−１）のカウント値が、１回変換時間当たりのオフセット値である。
このように、図１３のＴｉｍｉｎｇ２、３で、スイッチＡ１、Ａ２を２回続けてオンすることにより、それぞれ入力電圧０ｍＶを作り出している。従って、入力電圧０ｍＶ時のＶｏｕｔ−を出力することができ、このときの信号Ｑ，ＱＢのカウント値をオフセット値として測定することができる。 Thereafter, in the same procedure, for example, Timing 2 to 5 are repeated from the second time, the third time to the 8192th time. As with the example described above, Vout in the case of Timing2 - is Vout - with outputs a signal Q when it is in a ≧ VCM, setting the potential of the terminal X to -50 mV. Also, Vout in the case of Timing2 - is Vout - <together outputs a signal QB When in the VCM, setting the potential of the terminal X to 50 mV. The count values of the signal Q (+1) and the signal QB (−1) obtained by repeating Timing 2 to 5 up to 8192 times are offset values per conversion time.
As described above, the switches A1 and A2 are continuously turned on twice at Timings 2 and 3 in FIG. 13, thereby generating an input voltage of 0 mV. Therefore, Vout in time of input voltages 0 mV - can output a signal of the time Q, the count value of QB can be measured as an offset value.

なお、先の図１２を参照して説明したオフセット値の測定方法の一例と、図１３を参照して説明したオフセット値の測定方法の他例は、基本的に、サンプリング容量Ｃｓ１、Ｃｓ２でサンプリングされる電圧を一定にすることで、システムＳの側で電圧を制御しなくても、入力電圧０ｍＶを作り出すという点で同じである。しかしながら、一例の方は他例の場合と比べて大きな利点がある。それは、一例の方では、センス抵抗Ｒｓとサンプリング容量Ｃｓ１、Ｃｓ２との間は電気的に離れているので、サンプリング期間中にセンス抵抗Ｒｓの両端の電位が変化した場合でも、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極には影響が生じないという点である。   The example of the offset value measuring method described with reference to FIG. 12 and the other example of the offset value measuring method described with reference to FIG. 13 are basically sampled by the sampling capacitors Cs1 and Cs2. This is the same in that the input voltage is 0 mV by making the applied voltage constant, without controlling the voltage on the system S side. However, one example has a significant advantage over the other examples. In one example, since the sense resistor Rs and the sampling capacitors Cs1 and Cs2 are electrically separated from each other, even if the potentials at both ends of the sense resistor Rs change during the sampling period, the sampling capacitors Cs1 and Cs2 There is no effect on the input side electrode.

即ち、他例の方では、Ｔｉｍｉｎｇ２（１回目のスイッチＡ１、Ａ２をオン）とＴｉｍｉｎｇ３（２回目のスイッチＡ１、Ａ２をオン）との間の僅かな時間に、センス抵抗Ｒｓを流れる電流が変化すると、入力電圧が０ｍＶから変化してしまう。このため、センス抵抗Ｒｓを流れる電流の変化が大きい場合は、オフセット値を正確に測定することができない可能性がある。これに対して、一例の方では、センス抵抗Ｒｓとサンプリング容量Ｃｓ１、Ｃｓ２との間は電気的に離れているので、センス抵抗Ｒｓの電流変化に関わりなく、入力電圧を０ｍＶに維持することができる。従って、オフセット値をより正しく測定することができる。   That is, in the other example, the current flowing through the sense resistor Rs changes in a short time between Timing 2 (turns on the first switches A1 and A2) and Timing 3 (turns on the second switches A1 and A2). Then, the input voltage changes from 0 mV. For this reason, when the change of the current flowing through the sense resistor Rs is large, there is a possibility that the offset value cannot be measured accurately. On the other hand, in the example, since the sense resistor Rs and the sampling capacitors Cs1 and Cs2 are electrically separated, the input voltage can be maintained at 0 mV regardless of the current change of the sense resistor Rs. it can. Therefore, the offset value can be measured more correctly.

なお、オフセット値の測定方法の他例によりオフセット値を測定するステップと、測定されたオフセット値をレジスタ２０で保持するステップと、入力電圧に応じてコンパレータ５から出力されるカウント値に対して、レジスタ２０で保持されているオフセット値を反映させるステップとを含むようにオフセット値の補正を実行した場合においても、上述した一例で説明した場合と同様に、クーロンカウンタの構成部分の既存機能でバイアス回路３２の起動後にスタートアップ回路３１を動作停止するようにして電源投入後の十分な低消費電流化を図り、しかもその動作停止のタイミングをオフセット値の測定に悪影響が出ないようにオフセット測定前又はオフセット測定後にして精度良くオフセット値の測定が行われるようにした上、コンパレータ５から出力されるカウント値をオフセット補正することができ、オフセット補正された誤差の少ないカウント値を出力することができる。   Note that the step of measuring the offset value according to another example of the method of measuring the offset value, the step of holding the measured offset value in the register 20, and the count value output from the comparator 5 according to the input voltage, Even when the offset value is corrected so as to include the step of reflecting the offset value held in the register 20, as in the case described in the above-described example, the bias is applied with the existing function of the constituent part of the coulomb counter. The startup circuit 31 is stopped after the circuit 32 is started to sufficiently reduce the current consumption after the power is turned on, and the timing of the operation stop before the offset measurement or the offset value measurement is not adversely affected. The offset value is measured accurately after the offset measurement, and Can be offset correction count value output from the regulator 5 can output the offset-corrected low count of errors.

本発明の実施形態に係るクーロンカウンタ１００とシステムＳとの関係を示す図。The figure which shows the relationship between the coulomb counter 100 and system S which concern on embodiment of this invention. 入力電圧とカウント値との関係を示す図。The figure which shows the relationship between an input voltage and a count value. 図１に示すクーロンカウンタ１００のＩＣ部５０の回路構成を例示した図である。It is the figure which illustrated the circuit structure of IC part 50 of the coulomb counter 100 shown in FIG. 図３に示す全差動入力オペアンプ１に備えられるスタートアップ回路３１を持つバイアス回路３２の一例を示したブロック図である。FIG. 4 is a block diagram showing an example of a bias circuit 32 having a startup circuit 31 provided in the fully differential input operational amplifier 1 shown in FIG. 3. 図３に示す全差動入力オペアンプ１に備えられるスタートアップ回路３１を持つバイアス回路３２の他例を示したブロック図である。FIG. 4 is a block diagram showing another example of a bias circuit 32 having a startup circuit 31 provided in the fully differential input operational amplifier 1 shown in FIG. 3. 図３に示すロジック回路１０によりオフセット値の測定前にスタートアップ回路３１を動作停止する場合の処理動作を示したタイミングチャートである。FIG. 4 is a timing chart showing a processing operation when the startup circuit 31 is stopped before the offset value is measured by the logic circuit 10 shown in FIG. 3. FIG. 図３に示すロジック回路１０によりオフセット値の測定後にスタートアップ回路３１を動作停止する場合の処理動作を示したタイミングチャートである。4 is a timing chart showing a processing operation when the startup circuit 31 is stopped after the offset value is measured by the logic circuit 10 shown in FIG. 3. 図３に示すＩＣ部５０に備えられるロジック回路１０の回路構成を例示したブロック図である。FIG. 4 is a block diagram illustrating a circuit configuration of a logic circuit 10 provided in the IC unit 50 illustrated in FIG. 3. 図３に示すＩＣ部５０に備えられるスイッチの動作例を示したタイミングチャートである。4 is a timing chart showing an example of the operation of a switch provided in the IC unit 50 shown in FIG. 3. 入力電圧の信号Ｑ，ＱＢへの変換方法を示した図である。It is the figure which showed the conversion method of the input voltage to the signals Q and QB. 信号Ｑ，ＱＢのカウント方法を示す図である。It is a figure which shows the counting method of signals Q and QB. クーロンカウンタ１００のオフセット値の測定方法の一例を説明するために示した動作処理信号のタイミングチャートである。5 is a timing chart of operation processing signals shown to explain an example of a method for measuring an offset value of the coulomb counter 100. クーロンカウンタ１００のオフセット値の測定方法の他例を説明するために示した動作処理信号のタイミングチャートである。6 is a timing chart of operation processing signals shown for explaining another example of a method of measuring the offset value of the coulomb counter 100.

符号の説明Explanation of symbols

１ 全差動入力オペアンプ、３ 基準電圧発生回路（ＶＲＥＦ）、５ コンパレータ、１０ ロジック回路、１１ 内部カウンタ、１３ 分周器、１５ 更新パルス発生器、１７ ＣＭＲ、１８ 演算回路、１９ ＡＣＲ、２０ レジスタ、３１ スタートアップ回路、３２ バイアス回路、Ａ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２ スイッチ、Ｃｓ１、Ｃｓ２ サンプリング容量、Ｃｉ１、Ｃｉ２ 積分容量   1 fully differential input operational amplifier, 3 reference voltage generation circuit (VREF), 5 comparator, 10 logic circuit, 11 internal counter, 13 frequency divider, 15 update pulse generator, 17 CMR, 18 arithmetic circuit, 19 ACR, 20 register , 31 Start-up circuit, 32 Bias circuit, A1, A2, B1, B2, C1, C2, D1, D2, S1, S2, R1, R2, I1, I2 Switch, Cs1, Cs2 Sampling capacity, Ci1, Ci2 Integration capacity

Claims (8)

検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタであって、
スイッチ素子、第１のキャパシタ及び第２のキャパシタ、全差動入力オペアンプを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分した電圧値を前記全差動入力オペアンプで増幅して出力電圧として出力するスイッチト・キャパシタ方式の積分回路と、
前記積分回路から出力される前記出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路と、
前記カウント値に含まれるオフセット値を保持する記憶回路と、を備えて構成され、
前記全差動入力オペアンプは、駆動用のバイアス電圧を生成するバイアス回路と、前記バイアス回路を起動するスタートアップ回路とを備え、前記スタートアップ回路は、前記バイアス回路へ起動電圧を印加して起動させた後に動作停止されることを特徴とするクーロンカウンタ。 A coulomb counter that outputs a count value proportional to the input voltage with a potential difference generated between both ends of the detection resistor as an input voltage,
A switch element, a first capacitor, a second capacitor, and a fully differential input operational amplifier. When the switch element is operated, the input voltage is sampled by the first capacitor, and the sampled A switched-capacitor type integrating circuit that amplifies a voltage value obtained by integrating a voltage proportional to an input voltage by the second capacitor by the fully-differential input operational amplifier and outputs it as an output voltage;
The output voltage output from the integrating circuit is compared with a reference value, and if the output voltage is greater than or equal to the reference value, a first signal is output, and if the output voltage is less than the reference value, the second signal is output. A comparison circuit that outputs the signal of
A count circuit that counts the first signal and the second signal output from the comparison circuit for a predetermined time and outputs the difference as the count value;
A storage circuit that holds an offset value included in the count value,
The fully-differential input operational amplifier includes a bias circuit that generates a driving bias voltage and a startup circuit that activates the bias circuit, and the startup circuit is activated by applying the activation voltage to the bias circuit. A coulomb counter which is later stopped. 前記スタートアップ回路は、外部から与えられる停止コマンドにより電源投入後の所定時間経過後に動作停止されることを特徴とする請求項１記載のクーロンカウンタ。   2. The coulomb counter according to claim 1, wherein the startup circuit is stopped after a predetermined time elapses after the power is turned on by a stop command given from outside. 前記カウント回路及び前記記憶回路を含むロジック回路と、前記ロジック回路による動作処理のタイミングを指示するクロック信号を生成する発振回路と、を備え、
前記ロジック回路は、前記クロック信号のカウント値に基づいて前記スタートアップ回路に対する前記停止コマンドを生成出力することを特徴とする請求項２記載のクーロンカウンタ。 A logic circuit including the count circuit and the memory circuit; and an oscillation circuit that generates a clock signal that instructs the timing of operation processing by the logic circuit;
3. The coulomb counter according to claim 2, wherein the logic circuit generates and outputs the stop command for the startup circuit based on a count value of the clock signal. 前記カウント回路及び前記記憶回路を含むロジック回路を備え、
前記ロジック回路は、前記バイアス回路の起動後の前記バイアス電圧の帰還信号に応じて前記スタートアップ回路に対する前記停止コマンドを生成出力することを特徴とする請求項２記載のクーロンカウンタ。 A logic circuit including the count circuit and the memory circuit;
3. The coulomb counter according to claim 2, wherein the logic circuit generates and outputs the stop command for the start-up circuit in accordance with a feedback signal of the bias voltage after the bias circuit is activated. 前記ロジック回路は、前記クーロンカウンタにおけるオフセット値の測定を行わせるオフセット測定コマンドを生成出力すると共に、電源投入後の前記オフセット値の測定前に前記停止コマンドを前記スタートアップ回路へ送出することを特徴とする請求項３又は４記載のクーロンカウンタ。   The logic circuit generates and outputs an offset measurement command for measuring an offset value in the coulomb counter, and sends the stop command to the startup circuit before measuring the offset value after power-on. The coulomb counter according to claim 3 or 4. 前記ロジック回路は、前記クーロンカウンタにおけるオフセット値の測定を行わせるオフセット測定コマンドを生成出力すると共に、電源投入後の前記オフセット値の測定後に前記停止コマンドを前記スタートアップ回路へ送出することを特徴とする請求項３又は４記載のクーロンカウンタ。   The logic circuit generates and outputs an offset measurement command for measuring an offset value in the coulomb counter, and sends the stop command to the start-up circuit after measuring the offset value after power-on. The coulomb counter according to claim 3 or 4. 検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタにあって、前記入力電圧を第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を第２のキャパシタで積分した電圧値を増幅して出力電圧として出力する全差動入力オペアンプへ印加する駆動用のバイアス電圧の生成用に起動電圧を印加する際、前記バイアス電圧の生成後に前記起動電圧の印加を停止することを特徴とするクーロンカウンタの内部電源制御方法。   A coulomb counter that outputs a count value proportional to the input voltage with a potential difference generated between both ends of the detection resistor as an input voltage, and samples the input voltage with a first capacitor and is proportional to the sampled input voltage The bias voltage is generated when a starting voltage is applied to generate a driving bias voltage applied to a fully differential input operational amplifier that amplifies a voltage value obtained by integrating the voltage to be output by a second capacitor and outputs the amplified voltage value as an output voltage. A method of controlling the internal power supply of the coulomb counter, wherein the application of the starting voltage is stopped later. 前記起動電圧の印加の停止は、前記クーロンカウンタにおけるオフセット測定前又はオフセット測定後に行われることを特徴とする請求項７記載のクーロンカウンタの内部電源制御方法。   8. The method of controlling an internal power supply for a coulomb counter according to claim 7, wherein the application of the starting voltage is stopped before or after the offset measurement in the coulomb counter.
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