JP2008034479A

JP2008034479A - Laser diode drive circuit

Info

Publication number: JP2008034479A
Application number: JP2006203667A
Authority: JP
Inventors: Akihiro Moto; 昭宏本
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2006-07-26
Filing date: 2006-07-26
Publication date: 2008-02-14

Abstract

<P>PROBLEM TO BE SOLVED: To provide a laser diode drive circuit for achieving sharp falling of an optical output of the laser diode. <P>SOLUTION: The laser diode drive circuit 1 is provided with a laser diode 10, a current source 20 for supplying a current to the laser diode, and a modulation circuit 30 connected in parallel with the laser diode for switching the current supplied to the laser diode from the current source in accordance with an input voltage signal Din applied from an external circuit. This modulation circuit includes first and second FET's 31, 32 connected in parallel to the laser diode. An input voltage signal is a digital signal having the low and high levels, and is applied to each gate of the first and second FET's. When the input voltage signal is in the low level, the first FET is in the OFF state. Moreover, when the input voltage signal is in the low level, the first FET is in the OFF state and the second FET is ON state. When the input voltage signal is in the high level, the first and second FET's are in the ON state. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、レーザダイオード駆動回路に関するものである。 The present invention relates to a laser diode drive circuit.

下記の特許文献１および２には、シャント駆動方式のレーザダイオード（以下、「ＬＤ」）駆動回路が開示されている。これらのＬＤ駆動回路では、電流源からの電流がＬＤあるいは電界効果トランジスタ（以下、「ＦＥＴ」）のいずれかに分流（シャント）されることにより、ＬＤを発光状態から非発光状態に、あるいはその逆に遷移させる。具体的には、ＦＥＴが遮断状態（オフ状態）から導通状態（オン状態）に移行すると、ＬＤは発光状態から非発光状態に遷移する。シャント駆動方式は、特許文献３に開示されているような、差動対トランジスタによって電流を切り替える方式に比べて、電源電圧を低く設定でき、消費電力を抑えられる点で有利である。
特開昭６１−１４４９２４号公報特開２００５−０３３０１９号公報特開平０５−００７１４４号公報 Patent Documents 1 and 2 below disclose shunt drive type laser diode (hereinafter, “LD”) drive circuits. In these LD drive circuits, the current from the current source is shunted (shunted) to either the LD or the field effect transistor (hereinafter referred to as “FET”), so that the LD changes from the light emitting state to the non-light emitting state. The reverse is made. Specifically, when the FET shifts from the cutoff state (off state) to the conduction state (on state), the LD transitions from the light emitting state to the non-light emitting state. The shunt drive method is advantageous in that the power supply voltage can be set lower and the power consumption can be suppressed as compared with the method of switching the current using a differential pair transistor as disclosed in Patent Document 3.
JP 61-144924 A JP 2005-033019 A JP 05-007144 A

しかしながら、ＦＥＴでは、自身の有するキャリアが少ないために寄生成分が比較的大きく、そのために、そのスイッチング動作の速度が制限される。特に、ゲート−ソース間電圧が比較的低いときに、ＦＥＴの相互コンダクタンスが低くなりやすい。このため、ＦＥＴがオフ状態からオン状態に移行する際、ＦＥＴのドレイン電流の立ち上がりが鈍くなり、それに応じて、ＬＤの光出力の立ち下がりスピードが遅くなりやすい。 However, since the FET has a small number of carriers, the parasitic component is relatively large, which limits the speed of the switching operation. In particular, when the gate-source voltage is relatively low, the mutual conductance of the FET tends to be low. For this reason, when the FET shifts from the off state to the on state, the rise of the drain current of the FET becomes dull, and accordingly, the fall speed of the optical output of the LD tends to be slow.

本発明は、上記した事情に鑑みて為されたものであり、レーザダイオードの光出力の立ち下がりを急峻にすることができるレーザダイオード駆動回路を提供することを課題とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a laser diode driving circuit capable of making the fall of the optical output of the laser diode steep.

本発明に係るレーザダイオード駆動回路は、レーザダイオードと、レーザダイオードに電流を供給する電流源と、レーザダイオードに並列接続され、電流源からレーザダイオードに供給される電流を外部からの入力電圧信号に応じてスイッチングする変調回路とを備えている。変調回路は、レーザダイオードに対してそれぞれ並列に接続された第１および第２の電界効果トランジスタを含む。入力電圧信号は、第１および第２の電界効果トランジスタの各ゲートに印加され、ローレベルとハイレベルを有するディジタル信号である。入力電圧信号がローレベルのとき、第１の電界効果トランジスタがオフ状態にあり、かつ第２の電界効果トランジスタはオン状態にあり、入力電圧信号がハイレベルのとき、第１および第２の電界効果トランジスタがともにオン状態にある。 A laser diode driving circuit according to the present invention includes a laser diode, a current source for supplying current to the laser diode, and a parallel connection to the laser diode, and the current supplied from the current source to the laser diode is converted into an external input voltage signal. And a modulation circuit that switches accordingly. The modulation circuit includes first and second field effect transistors respectively connected in parallel to the laser diode. The input voltage signal is a digital signal that is applied to each gate of the first and second field effect transistors and has a low level and a high level. When the input voltage signal is at a low level, the first field effect transistor is in an off state and the second field effect transistor is in an on state, and when the input voltage signal is at a high level, the first and second electric field fields Both effect transistors are in the on state.

二つの電界効果トランジスタがレーザダイオードに並列に接続されているので、単一の電界効果トランジスタを用いる場合に比べて、より高い相互コンダクタンスが変調回路で得られる。特に、入力電圧信号がローレベルからハイレベルに移行する入力電圧信号の立ち上がり部では、第２のＦＥＴがオン状態にあるため、第１のＦＥＴ単独で構成された変調回路に比べて相互コンダクタンスが高くなる。その結果、変調回路を流れる電流がより迅速に増大され、それに応じて、レーザダイオードを流れる電流がより迅速に減少する。これにより、レーザダイオードの光出力の立ち下がりが急峻になる。 Since the two field effect transistors are connected in parallel to the laser diode, a higher transconductance can be obtained in the modulation circuit than when a single field effect transistor is used. In particular, at the rising portion of the input voltage signal where the input voltage signal shifts from the low level to the high level, the second FET is in the on state, so that the transconductance is higher than that of the modulation circuit configured by the first FET alone. Get higher. As a result, the current flowing through the modulation circuit is increased more quickly, and the current flowing through the laser diode is accordingly decreased more quickly. Thereby, the fall of the optical output of the laser diode becomes steep.

変調回路は、第１の電界効果トランジスタのドレインまたはソースとレーザダイオードとの間に接続された第１の配線と、第２の電界効果トランジスタのドレインまたはソースとレーザダイオードとの間に接続された、第１の配線とは別個の第２の配線とをさらに含んでいてもよい。 The modulation circuit is connected between the first wiring connected between the drain or source of the first field effect transistor and the laser diode, and between the drain or source of the second field effect transistor and the laser diode. The first wiring may further include a second wiring that is separate from the first wiring.

二つの電界効果トランジスタが別個の配線によってレーザダイオードに接続されているので、各電界効果トランジスタの周波数特性を考慮して、各配線の寄生インピーダンスを個別に設定することが可能になる。これにより、各電界効果トランジスタの周波数特性に現れる、ピーク、ディップ、リンギング等を適切に補償して、レーザダイオード駆動回路の周波数特性を良好に改善することができる。 Since the two field effect transistors are connected to the laser diode by separate wires, the parasitic impedance of each wire can be individually set in consideration of the frequency characteristics of each field effect transistor. As a result, the peak, dip, ringing, etc. appearing in the frequency characteristics of each field effect transistor can be appropriately compensated, and the frequency characteristics of the laser diode drive circuit can be improved satisfactorily.

本発明のレーザダイオード駆動回路によれば、レーザダイオードの光出力の立ち下がりを急峻にすることができる。 According to the laser diode drive circuit of the present invention, the fall of the optical output of the laser diode can be made steep.

以下、添付図面を参照して本発明の実施形態について説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. In the description of the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted.

図１は、本発明の実施形態に係るレーザダイオード（以下、「ＬＤ」）駆動回路の回路図である。このＬＤ駆動回路１は、ＬＤ１０、電流源２０、および変調回路３０を有する。ＬＤ１０のカソードは接地されており、ＬＤ１０のアノードは電流源２０に接続されている。電流源２０は、ＬＤ１０に順方向に電流Ｉを供給して、ＬＤ１０に光出力を生成させる。変調回路３０は、ＬＤ１０に並列に接続されており、外部からの入力電圧信号Ｄｉｎに応じてＬＤ１０に流れる電流Ｉを変調する。この結果、ＬＤ１０の光出力は、入力電圧信号Ｄｉｎに対応したデータを有することになる。 FIG. 1 is a circuit diagram of a laser diode (hereinafter, “LD”) driving circuit according to an embodiment of the present invention. The LD drive circuit 1 includes an LD 10, a current source 20, and a modulation circuit 30. The cathode of the LD 10 is grounded, and the anode of the LD 10 is connected to the current source 20. The current source 20 supplies a current I to the LD 10 in the forward direction to cause the LD 10 to generate an optical output. The modulation circuit 30 is connected in parallel to the LD 10 and modulates the current I flowing through the LD 10 in accordance with an input voltage signal Din from the outside. As a result, the optical output of the LD 10 has data corresponding to the input voltage signal Din.

変調回路３０は、エンハンスメント型電界効果トランジスタ（以下、「Ｅ−ＦＥＴ」）３１、デプリーション型電界効果トランジスタ（以下、「Ｄ−ＦＥＴ」）３２、ターミネーション抵抗３３、インダクタ４０、およびインダクタ５０を有する。Ｅ−ＦＥＴ３１およびＤ−ＦＥＴ３２は、それぞれＬＤ１０に対して並列に接続されている。入力電圧信号Ｄｉｎは、各ＦＥＴのゲートに印加される。一般的に、Ｅ−ＦＥＴは正の閾値電圧を有するＦＥＴを総称し、Ｄ−ＦＥＴは負の閾値電圧を有するＦＥＴを総称する。 The modulation circuit 30 includes an enhancement type field effect transistor (hereinafter “E-FET”) 31, a depletion type field effect transistor (hereinafter “D-FET”) 32, a termination resistor 33, an inductor 40, and an inductor 50. Each of the E-FET 31 and the D-FET 32 is connected in parallel to the LD 10. The input voltage signal Din is applied to the gate of each FET. In general, E-FET is a generic term for FETs having a positive threshold voltage, and D-FET is a generic term for FETs having a negative threshold voltage.

Ｅ−ＦＥＴ３１のドレインは、インダクタ４０を介してＬＤ１０のアノードに接続されている。また、Ｄ−ＦＥＴ３２のドレインは、インダクタ５０を介してＬＤ１０のアノードに接続されている。インダクタ４０は、Ｅ−ＦＥＴ３１のドレインとＬＤ１０のアノードとを接続する第１の配線４１上に配置され、インダクタ５０は、Ｄ−ＦＥＴ３２のドレインとＬＤ１０のアノードとを接続する第２の配線５１上に配置されている。本実施形態では、これらの配線４１、５１の各々は、１本または複数本のボンディングワイヤであり、インダクタ４０および５０は、これらのボンディングワイヤの寄生インダクタンスである。 The drain of the E-FET 31 is connected to the anode of the LD 10 via the inductor 40. Further, the drain of the D-FET 32 is connected to the anode of the LD 10 via the inductor 50. The inductor 40 is disposed on the first wiring 41 that connects the drain of the E-FET 31 and the anode of the LD 10, and the inductor 50 is on the second wiring 51 that connects the drain of the D-FET 32 and the anode of the LD 10. Is arranged. In the present embodiment, each of these wirings 41 and 51 is one or a plurality of bonding wires, and the inductors 40 and 50 are parasitic inductances of these bonding wires.

Ｅ−ＦＥＴ３１およびＤ−ＦＥＴ３２の各ソースはＬＤ１０のカソードに接続されている。また、Ｅ−ＦＥＴ３１およびＤ−ＦＥＴ３２の各ゲートは変調回路３０の入力端子３４に接続されている。Ｅ−ＦＥＴ３１およびＤ−ＦＥＴ３２のソースとゲートは、ターミネーション抵抗３３を介して結線されている。このターミネーション抵抗３３は、インピーダンス整合用の抵抗である。 Each source of the E-FET 31 and the D-FET 32 is connected to the cathode of the LD 10. Each gate of the E-FET 31 and the D-FET 32 is connected to the input terminal 34 of the modulation circuit 30. The sources and gates of the E-FET 31 and the D-FET 32 are connected via a termination resistor 33. This termination resistor 33 is an impedance matching resistor.

Ｅ−ＦＥＴ３１とＤ−ＦＥＴ３２は、例えばモノリシックな半導体チップ上に実装された金属半導体接合ＦＥＴ（ＭＥＳＦＥＴ）である。各ＦＥＴのゲートは、入力電圧信号Ｄｉｎが印加される単一の電極パッドに共通して接続される。一方、各ＦＥＴのドレインは、個別の電極パッドにそれぞれ接続される。この各ドレイン用電極パッドとＬＤ１０のアノードに接続された電極パッドとの間に、上記の各配線４１，５１が延在している。 The E-FET 31 and the D-FET 32 are, for example, metal semiconductor junction FETs (MESFETs) mounted on a monolithic semiconductor chip. The gates of the FETs are commonly connected to a single electrode pad to which an input voltage signal Din is applied. On the other hand, the drain of each FET is connected to an individual electrode pad. The wirings 41 and 51 described above extend between the drain electrode pads and the electrode pads connected to the anode of the LD 10.

以下では、図２を参照しながら本実施形態の動作を説明する。図２は、変調回路３０の、入力電圧信号に対する相互コンダクタンスの特性を示すグラフである。ここで、実線は変調回路３０の相互コンダクタンス特性ｇｍＴを示し、一点鎖線はＥ−ＦＥＴ３１の相互コンダクタンス特性ｇｍＥ、二点鎖線はＤ−ＦＥＴ３２の相互コンダクタンス特性ｇｍＤをそれぞれ示している。また、図２には、本実施形態との比較のため、Ｅ−ＦＥＴ３１よりもゲート幅を拡大したＥ−ＦＥＴの相互コンダクタンス特性ｇｍＥＥが破線で示されている。この比較用Ｅ−ＦＥＴのゲート幅は、Ｅ−ＦＥＴ３１とＤ−ＦＥＴ３２のそれぞれのゲート幅の合計に等しい。図２において、ＶｔｈＥ、ＶｔｈＤは、それぞれＥ−ＦＥＴ３１、Ｄ−ＦＥＴ３２の閾値電圧を表す。本実施形態では、ＶｔｈＥが約０．１Ｖ、ＶｔｈＤが約−０．４Ｖである。 Hereinafter, the operation of this embodiment will be described with reference to FIG. FIG. 2 is a graph showing the transconductance characteristics of the modulation circuit 30 with respect to the input voltage signal. Here, the solid line indicates the mutual conductance characteristic gmT of the modulation circuit 30, the one-dot chain line indicates the mutual conductance characteristic gmE of the E-FET 31, and the two-dot chain line indicates the mutual conductance characteristic gmD of the D-FET 32. In FIG. 2, the transconductance characteristic gmEE of the E-FET whose gate width is larger than that of the E-FET 31 is shown by a broken line for comparison with the present embodiment. The gate width of the comparative E-FET is equal to the sum of the gate widths of the E-FET 31 and the D-FET 32. In FIG. 2, VthE and VthD represent threshold voltages of the E-FET 31 and D-FET 32, respectively. In this embodiment, VthE is about 0.1V, and VthD is about −0.4V.

まず、ＦＥＴの相互コンダクタンスについて説明する。一般に、ＦＥＴのドレイン電流Ｉｄ対ゲート−ソース間電圧Ｖｇｓの特性は、以下の式のように表される。

ここで、Ｋは定数、Ｖｔｈは閾値電圧、ａはキャリア分布や厚さなど、ＦＥＴの活性層の構造に依存するパラメータである。 First, the mutual conductance of the FET will be described. In general, the characteristics of FET drain current Id vs. gate-source voltage Vgs are expressed by the following equations.

Here, K is a constant, Vth is a threshold voltage, and a is a parameter depending on the structure of the active layer of the FET, such as carrier distribution and thickness.

相互コンダクタンスｇｍは、ＩｄをＶｇｓで偏微分したものとして定義されており、Ｖｇｓ＞Ｖｔｈの条件下では以下の式のように表される。

The mutual conductance gm is defined as a partial differentiation of Id by Vgs, and is expressed by the following equation under the condition of Vgs> Vth.

（２）式によれば、Ｖｇｓ＞Ｖｔｈのとき、相互コンダクタンスｇｍはＶｇｓの増加に伴って単調増加する。しかし、実際にはＶｇｓが増加してＩｄが増大すると、ＦＥＴの活性層の抵抗やドレインおよびソース電極の接触抵抗による電圧降下も増加するので、実効的なゲート−ソース間電圧は低下する。このような電流帰還作用のために、相互コンダクタンスｇｍは飽和した後、減少に転じる。この結果、図２に示されるような特性が得られる。 According to the equation (2), when Vgs> Vth, the mutual conductance gm monotonously increases as Vgs increases. However, in reality, when Vgs increases and Id increases, the voltage drop due to the resistance of the active layer of the FET and the contact resistance of the drain and source electrodes also increases, so the effective gate-source voltage decreases. Due to such current feedback action, the mutual conductance gm saturates and then decreases. As a result, characteristics as shown in FIG. 2 are obtained.

図２を参照すると、ｇｍＤ（図２の二点鎖線）は、Ｄｉｎ＝ＶｔｈＤ付近から緩やかに立ち上がり、Ｄｉｎの増加に伴って増大していく。ｇｍＤの増加率はＤｉｎの増加とともに減少していき、ついにはｇｍＤが飽和する。入力電圧信号Ｄｉｎが０．７Ｖ付近に到達すると、ｇｍＤは減少に転じ、その後、入力電圧信号Ｄｉｎの増加に伴ってｇｍＤは減少していく。 Referring to FIG. 2, gmD (two-dot chain line in FIG. 2) rises gently from around Din = VthD and increases as Din increases. The increasing rate of gmD decreases with increasing Din, and finally gmD saturates. When the input voltage signal Din reaches around 0.7V, gmD starts to decrease, and thereafter, gmD decreases as the input voltage signal Din increases.

一方、ｇｍＥ（図２の一点鎖線）は、ＶｔｈＤより大きなＤｉｎ＝ＶｔｈＥ付近から立ち上がり、Ｄｉｎの増加に伴って増大していく。ＤｉｎがＶｔｈＥを超えると、ｇｍＥの増加率はＤｉｎの増加とともに減少していくものの、ｇｍＥはｇｍＤを越えて増大していく。ゲート−ソース間電圧がＤｉｎ＝０．７Ｖ付近に到達すると、ｇｍＥは減少に転じ、Ｄｉｎの増加に伴ってｇｍＤは減少していく。しかし、Ｄｉｎ＞ＶｔｈＥの電圧範囲においてｇｍＥはｇｍＤを下回ることはない。 On the other hand, gmE (the one-dot chain line in FIG. 2) rises from around Din = VthE, which is larger than VthD, and increases as Din increases. When Din exceeds VthE, the increase rate of gmE decreases as Din increases, but gmE increases beyond gmD. When the gate-source voltage reaches around Din = 0.7 V, gmE starts to decrease, and gmD decreases as Din increases. However, gmE never falls below gmD in the voltage range of Din> VthE.

変調回路３０はＥ−ＦＥＴ３１とＤ−ＦＥＴ３２の並列回路なので、変調回路３０の相互コンダクタンスｇｍＴは、Ｅ−ＦＥＴ３１の相互コンダクタンスｇｍＥとＤ−ＦＥＴ３２の相互コンダクタンスｇｍＤの和に等しい。 Since the modulation circuit 30 is a parallel circuit of the E-FET 31 and the D-FET 32, the mutual conductance gmT of the modulation circuit 30 is equal to the sum of the mutual conductance gmE of the E-FET 31 and the mutual conductance gmD of the D-FET 32.

本実施形態では、入力電圧信号Ｄｉｎは、ローレベルとして０．１Ｖ、ハイレベルとして０．４Ｖを有する２値のディジタル信号である。これらの電圧レベルは、異なるディジタル値に対応する。例えば、ローレベルは論理０に対応し、ハイレベルは論理１に対応する。入力電圧信号Ｄｉｎがローレベルのとき、Ｅ−ＦＥＴ３１のゲート−ソース間電圧は閾値電圧ＶｔｈＥ以下となるが、Ｄ−ＦＥＴ３２のゲート−ソース間電圧は閾値電圧ＶｔｈＤより大きくなる。したがって、Ｅ−ＦＥＴ３１はオフ状態だが、Ｄ−ＦＥＴ３２はオン状態になり、電流源２０から出力された電流の一部が、Ｄ−ＦＥＴ３２に分流される。しかし、Ｄ−ＦＥＴ３２に流れる電流は十分に小さいので、ＬＤ１０に供給される電流の量はＬＤ１０の閾値電流以上となり、ＬＤ１０は発光状態となる。 In the present embodiment, the input voltage signal Din is a binary digital signal having a low level of 0.1 V and a high level of 0.4 V. These voltage levels correspond to different digital values. For example, a low level corresponds to logic 0 and a high level corresponds to logic 1. When the input voltage signal Din is at a low level, the gate-source voltage of the E-FET 31 is equal to or lower than the threshold voltage VthE, but the gate-source voltage of the D-FET 32 is larger than the threshold voltage VthD. Therefore, although the E-FET 31 is in the off state, the D-FET 32 is in the on state, and a part of the current output from the current source 20 is shunted to the D-FET 32. However, since the current flowing through the D-FET 32 is sufficiently small, the amount of current supplied to the LD 10 exceeds the threshold current of the LD 10 and the LD 10 enters a light emitting state.

入力電圧信号Ｄｉｎがローレベルからハイレベルに移行すると、その移行途中にＥ−ＦＥＴ３１のゲート−ソース間電圧が閾値電圧ＶｔｈＥを超え、Ｅ−ＦＥＴ３１がオン状態になる。これにより、Ｅ−ＦＥＴ３１にも電流源２０の出力電流が流れるようになる。入力電圧信号Ｄｉｎがハイレベルに近づくに伴って、Ｅ−ＦＥＴ３１とＤ−ＦＥＴ３２を流れる電流が増加するので、ＬＤ１０を流れる電流は減少していき、ＬＤ１０の光出力も低下していく。最終的に、入力電圧信号Ｄｉｎがハイレベルに達すると、電流源２０から出力されるほとんどの電流はＤ−ＦＥＴ３２およびＥ−ＦＥＴ３１に分流されるので、ＬＤ１０は非発光状態になる。 When the input voltage signal Din shifts from the low level to the high level, the gate-source voltage of the E-FET 31 exceeds the threshold voltage VthE during the transition, and the E-FET 31 is turned on. As a result, the output current of the current source 20 also flows through the E-FET 31. As the input voltage signal Din approaches the high level, the current flowing through the E-FET 31 and the D-FET 32 increases, so the current flowing through the LD 10 decreases and the optical output of the LD 10 also decreases. Eventually, when the input voltage signal Din reaches a high level, most of the current output from the current source 20 is shunted to the D-FET 32 and the E-FET 31, so that the LD 10 enters a non-light emitting state.

なお、Ｄ−ＦＥＴ３２の閾値電圧ＶｔｈＤは負の値なので、入力信号電圧Ｄｉｎが未入力でＤ−ＦＥＴ３２のゲート−ソース間電圧が０Ｖのときでも、Ｄ−ＦＥＴ３２に電流源２０から電流が流れてしまう。このようなアイドル電流（無信号時に流れる電流）は、消費電力を増大させるため好ましくない。しかし、Ｄ−ＦＥＴ３２のゲート幅を適切に設定したり、ＶｔｈＤを０Ｖに近づけることで、アイドル電流を十分に低減することができる。 Since the threshold voltage VthD of the D-FET 32 is a negative value, even when the input signal voltage Din is not input and the gate-source voltage of the D-FET 32 is 0 V, current flows from the current source 20 to the D-FET 32. End up. Such an idle current (current flowing when there is no signal) is not preferable because it increases power consumption. However, the idle current can be sufficiently reduced by appropriately setting the gate width of the D-FET 32 or by bringing VthD close to 0V.

次に、本実施形態の利点について説明する。変調回路３０は、ＬＤ１０に並列接続されたＥ−ＦＥＴ３１およびＤ−ＦＥＴ３２を有するため、単独のＦＥＴよりも高い相互コンダクタンスを有する。特に、入力電圧信号Ｄｉｎがローレベルからハイレベルに移行する入力電圧信号Ｄｉｎの立ち上がり部では、Ｄ−ＦＥＴ３２がオン状態にあるため、単独のＥ−ＦＥＴに比べて、十分に高い相互コンダクタンスが得られる。図２においてｇｍＥＥ（破線）で示されるように、ゲート幅が拡大された比較用Ｅ−ＦＥＴもＥ−ＦＥＴ３１より高い相互コンダクタンスを有するが、本実施形態では、それよりも高い相互コンダクタンスが得られる。その結果、入力電圧信号Ｄｉｎの立ち上がりの際、電流源２０から変調回路３０に流れる電流がより迅速に増加し、それに応じて、ＬＤ１０を流れる電流がより迅速に減少する。これにより、ＬＤ１０の光出力波形の立ち下がりが急峻になる。 Next, advantages of this embodiment will be described. Since the modulation circuit 30 has the E-FET 31 and the D-FET 32 connected in parallel to the LD 10, it has a higher transconductance than a single FET. In particular, at the rising portion of the input voltage signal Din where the input voltage signal Din shifts from the low level to the high level, the D-FET 32 is in the on state, so that a sufficiently high transconductance can be obtained as compared with a single E-FET. It is done. As shown by gmEE (broken line) in FIG. 2, the comparative E-FET having an enlarged gate width also has a higher transconductance than the E-FET 31, but in this embodiment, a higher transconductance is obtained. . As a result, when the input voltage signal Din rises, the current flowing from the current source 20 to the modulation circuit 30 increases more rapidly, and accordingly, the current flowing through the LD 10 decreases more rapidly. Thereby, the fall of the optical output waveform of the LD 10 becomes steep.

以下では、上記の利点を確認するため、図３を参照しながら本実施形態と比較例の発光特性を比較する。ここで、図３（ａ）はＬＤ駆動回路１の発光特性（アイパターン）を示し、図３（ｂ）は比較例のＬＤ駆動回路の発光特性（アイパターン）を示している。この比較例のＬＤ駆動回路は、図１に示されたＬＤ駆動回路１の変調回路３０において、Ｅ−ＦＥＴ３１とＤ−ＦＥＴ３２の代わりに、上述した比較用のＥ−ＦＥＴをＬＤ１０に並列に接続した構成を有している。図３（ａ）と図３（ｂ）とを比較すると、図３（ａ）の発光特性のクロスポイント（図中の「Crossing」）が図３（ｂ）におけるクロスポイントよりも下がっており、光出力の立ち下がりが急峻になっていることが確認される。 Hereinafter, in order to confirm the above advantages, the light emission characteristics of the present embodiment and the comparative example are compared with reference to FIG. Here, FIG. 3A shows the light emission characteristic (eye pattern) of the LD drive circuit 1, and FIG. 3B shows the light emission characteristic (eye pattern) of the LD drive circuit of the comparative example. In the LD driving circuit of this comparative example, in the modulation circuit 30 of the LD driving circuit 1 shown in FIG. 1, the above-described comparative E-FET is connected in parallel to the LD 10 instead of the E-FET 31 and the D-FET 32. It has the structure. Comparing FIG. 3 (a) and FIG. 3 (b), the cross-point (“Crossing” in the figure) of the light emission characteristic of FIG. 3 (a) is lower than the cross-point in FIG. It is confirmed that the fall of the optical output is steep.

本実施形態は、更に以下の利点を有する。Ｅ−ＦＥＴ３１、Ｄ−ＦＥＴ３２がそれぞれ別個の配線４１、５１によってＬＤ１０に接続されているので、各配線の寄生インピーダンス（本実施形態ではインダクタンス）を個別に設定することができる。各配線の寄生インダクタンスは、各配線の寸法（太さ、長さなど）や各配線を構成するボンディングワイヤの本数に基づいて設定することができる。Ｅ−ＦＥＴ３１、Ｄ−ＦＥＴ３２は、それぞれ独立した周波数特性を有しているが、各々の周波数特性に適した寄生インダクタンスを配線４１、５１に個別に設定することで、周波数特性ごとに独立したピーキングを施すことができる。したがって、各周波数特性に現れる、ピーク、ディップ、リンギング等を適切に補償することができる。これにより、ＬＤ駆動回路１の周波数特性を良好に改善することができる。 The present embodiment further has the following advantages. Since the E-FET 31 and the D-FET 32 are connected to the LD 10 by separate wirings 41 and 51, the parasitic impedance (inductance in this embodiment) of each wiring can be set individually. The parasitic inductance of each wiring can be set based on the dimensions (thickness, length, etc.) of each wiring and the number of bonding wires constituting each wiring. The E-FET 31 and the D-FET 32 have independent frequency characteristics, but by setting the parasitic inductance suitable for each frequency characteristic individually in the wirings 41 and 51, independent peaking for each frequency characteristic. Can be applied. Therefore, peaks, dips, ringing, etc. appearing in each frequency characteristic can be appropriately compensated. Thereby, the frequency characteristic of the LD drive circuit 1 can be improved satisfactorily.

なお、上述した実施形態は本発明に係るＬＤ駆動回路の一例を示すものである。本発明に係るＬＤ駆動回路は、上記実施形態に限られるものではなく、本発明の要旨を変更しないように上記実施形態を変形したものであってもよい。 The above-described embodiment shows an example of the LD drive circuit according to the present invention. The LD drive circuit according to the present invention is not limited to the above embodiment, and may be a modification of the above embodiment without changing the gist of the present invention.

例えば、変調回路３０に含まれる二つのＦＥＴの組み合わせとしては、Ｅ−ＦＥＴおよびＤ−ＦＥＴの組み合わせに限られるものではなく、異なる閾値電圧を有するＥ−ＦＥＴ同士やＤ−ＦＥＴ同士の組み合わせであってもよい。また、配線４１、５１は、ボンディングワイヤに限られず、導体パターンであってもよい。 For example, the combination of two FETs included in the modulation circuit 30 is not limited to a combination of E-FETs and D-FETs, and is a combination of E-FETs having different threshold voltages or combinations of D-FETs. May be. Further, the wirings 41 and 51 are not limited to bonding wires, and may be conductor patterns.

実施形態に係るＬＤ駆動回路の回路図である。It is a circuit diagram of the LD drive circuit according to the embodiment. 実施形態および比較例の入力電圧信号対相互コンダクタンス特性を示すグラフである。It is a graph which shows the input voltage signal versus mutual conductance characteristic of an embodiment and a comparative example. 実施形態および比較例のＬＤ駆動回路の発光特性を示す図である。It is a figure which shows the light emission characteristic of LD drive circuit of embodiment and a comparative example.

Explanation of symbols

１…ＬＤ駆動回路、１０…ＬＤ、２０…電流源、３０…変調回路、３１…Ｅ−ＦＥＴ（第１のＦＥＴ）、３２…Ｄ−ＦＥＴ（第２のＦＥＴ）、３３…ターミネーション抵抗、３４…入力端子、４０、５０…インダクタ、４１…第１の配線、５１…第２の配線。
DESCRIPTION OF SYMBOLS 1 ... LD drive circuit, 10 ... LD, 20 ... Current source, 30 ... Modulation circuit, 31 ... E-FET (1st FET), 32 ... D-FET (2nd FET), 33 ... Termination resistance, 34 ... input terminal, 40, 50 ... inductor, 41 ... first wiring, 51 ... second wiring.

Claims

A laser diode;
A current source for supplying current to the laser diode;
A modulation circuit that is connected in parallel to the laser diode and switches a current supplied from the current source to the laser diode in accordance with an external input voltage signal;
The modulation circuit includes first and second field effect transistors respectively connected in parallel to the laser diode;
The input voltage signal is a digital signal applied to each gate of the first and second field effect transistors and having a low level and a high level;
When the input voltage signal is at a low level, the first field effect transistor is in an off state, and the second field effect transistor is in an on state;
The laser diode drive circuit, wherein both the first and second field effect transistors are in an on state when the input voltage signal is at a high level.

The modulation circuit includes: a first wiring connected between a drain or source of the first field effect transistor and the laser diode; a drain or source of the second field effect transistor; and the laser diode. 2. The laser diode driving circuit according to claim 1, further comprising a second wiring that is connected between the second wiring and the first wiring.