JP2007066770A - Static eliminator - Google Patents
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Abstract
Description
本発明は、正負のイオンを生成する除電装置に関する関する。 The present invention relates to a static eliminator that generates positive and negative ions.
従来より、放電電極から正極性のイオンと、負極性のイオンを交互に放出させ、これらイオンを帯電している被除電対象物に吹きかけることにより、被除電対象物を除電する除電装置が提供されている。
この種の除電装置においては、例えば、特許文献1に示すものがある。このものは、図4に示すように、電源101からの出力電圧を、正極性及び負極性の高電圧発生回路103,104(対をなす高電圧発生回路)に交互に供給して、これら高電圧発生回路103,104からの正負の高電圧を放電電極107に印加するものである。
Conventionally, there has been provided a static eliminator that discharges positively-charged ions and negative-polarity ions from a discharge electrode alternately and sprays these ions on the charge-eliminated object to be neutralized. ing.
An example of this type of static eliminator is disclosed in
具体的には、スイッチ102a,102b(電源供給スイッチ)を介して電源101と両高電圧発生回路103,104とが接続され、これらスイッチ102a,102bは、スイッチ制御回路105からの制御信号により交互にオンされるようになっている。両高電圧発生回路103,104の出力端子の間には、互いに直列接続された2つの抵抗106a,106b(インピーダンス素子)が接続されており、この共通接続点に放電電極107が接続された構成とされている。その動作は、まず、スイッチ制御回路105により、スイッチ102aがオンされると、正極性の高電圧発生回路103のコンデンサ群103aが充電されることによって正の高電圧が生成される。そして、その出力電圧が抵抗106a,106bに印加され、負極性の高電圧発生回路104側に接続された抵抗106bの分担電圧が放電電極107に印加される。放電電極107では、印加電圧がコロナ放電の放電開始電圧に達するとコロナ放電が起こり正のイオンが発生する。
Specifically, the
一方、スイッチ102bがオンされると、負極性の高電圧発生回路104aのコンデンサ群104aが充電されることによって負の高電圧が生成される。そして、その出力電圧が抵抗106a,106bに印加され、正極性の高電圧発生回路に接続された抵抗106aの分担電圧が放電電極107に印加される。放電電極107では、印加電圧がコロナ放電の放電開始電圧に達するとコロナ放電が起こり負のイオンが発生する。
On the other hand, when the
上記回路構成においては、放電電極107には、高電圧発生回路103,104の出力電圧よりも低い電圧しか印加されないため、放電開始電圧に相当する電圧を放電電極に印加するには、この放電開始電圧よりも高い電圧を出力しなければならない。これによって、高電圧発生回路103,104の出力電圧を無用に高くしなければならないという欠点がある。
In the above circuit configuration, only a voltage lower than the output voltage of the high
そこで、上記問題を解決するために、下記提案(特許文献2)がされている。このものは、図5に示すように、倍電圧整流回路3,4の間に接続された抵抗素子5a,5bにそれぞれ並列にスイッチ6a,6bを接続し、このスイッチ6a,6bと倍電圧整流回路3,4と交流電源1との間に接続されたスイッチ2a,2bとをスイッチ制御回路8によりオン・オフ動作させる。具体的には、スイッチ2a,6aをオンさせているときにはスイッチ2b,6bをオフさせておき、逆にスイッチ2a,6aをオフさせているときにはスイッチ2b,6bをオンさせるように制御するものである。
係る構成であれば、スイッチ2a,6aがオンすると、倍電圧整流回路3の第1及び第2のコンデンサ33,34が充電されると共に、第2のコンデンサ34、抵抗5b及びダイオード45により閉ループが形成される。これにより、第2のコンデンサ34の充電電圧(すなわち、倍電圧整流回路3の出力電圧)が抵抗素子5b、ひいては放電電極7にそのまま印加される。
In order to solve the above problem, the following proposal (Patent Document 2) has been made. As shown in FIG. 5,
In such a configuration, when the
一方、スイッチ2b,6bがオンすると、倍電圧整流回路4の第1及び第2のコンデンサ43,44が充電されると共に、第2のコンデンサ44、抵抗5a及びダイオード35により閉ループが形成される。これにより、第2のコンデンサ44の充電電圧(すなわち、倍電圧整流回路4の出力電圧)が抵抗素子5a、ひいては放電電極7にそのまま印加される。以上のことから、高電圧発生回路の出力電圧を必要最小限の電圧値に抑えることが出来る。
しかしながら、上記構成では、低圧側のスイッチ2a、2bに加えて、高圧側にもスイッチ6a、6bを配しているが、スイッチングにより回路の開閉を行なう際に、高圧側では、スイッチ6a、6bに、非常に高い電圧(数kV)が加わる。
一方、スイッチの構成としては、応答性がよく、消費電力の少ないFET(電界効果トランジスタ)などの半導体スイッチング素子を使用するのが一般的であるが、これらの耐圧は高いものでも数千Vであるので、数kの電圧に耐えるようにするには、図6に示すように、スイッチを直列に複数配して、1つのスイッチに加わる電圧を抑える必要があり、この点において、改良の余地があった。
本発明は上記のような事情に基づいて完成されたものであって、高圧側のスイッチを一のスイッチング素子から構成し、シンプルな回路構成の除電装置を提供することを目的とする。
However, in the above configuration, the
On the other hand, as a switch configuration, it is common to use semiconductor switching elements such as FETs (field effect transistors) that have good responsiveness and low power consumption. Therefore, in order to withstand a voltage of several k, it is necessary to arrange a plurality of switches in series as shown in FIG. 6 to suppress the voltage applied to one switch. In this respect, there is room for improvement. was there.
The present invention has been completed based on the above situation, and an object of the present invention is to provide a static eliminator having a simple circuit configuration in which a switch on a high voltage side is composed of one switching element.
上記の目的を達成するための手段として、請求項1の発明は、電源と、前記電源から印加された電源電圧を昇圧し、正極性の高電圧を第一の出力端子に発生させる正極性高電圧発生手段と、前記電源から印加された電源電圧を昇圧し、負極性の高電圧を第二の出力端子に発生させる負極性高電圧発生手段と、前記電源電圧を、前記正極性高電圧発生手段及び前記負極性高電圧発生手段に交互に供給する切り換え機能を有する制御手段と、放電電極と、前記放電電極と前記第一、第二の出力端子との間に介設されて、前記放電電極を前記第一の出力端子或いは、前記第二の出力端子のいずれか一方に、選択的に接続させるスイッチング手段と、前記第一の出力端子とアース間、並びに前記第二の出力端子とアース間にそれぞれ介挿接続されるインピーダンス素子と、を備え、前記制御手段が、前記正極性高圧発生手段に正極性の電圧を発生させているときには、前記スイッチ手段により放電電極を前記第一の出力端子に接続させることで前記放電電極に正極性の高電圧を印加させ、前記負極性高圧発生手段に負極性の電圧を発生させているときには、前記スイッチ手段により放電電極を前記第二の出力端子に接続させることで前記放電電極に負極性の高電圧を印加させる除電装置において、前記スイッチング手段は、半導体成分に炭化ケイ素を含む、一の半導体スイッチング素子により構成されているところに特徴を有する。
As a means for achieving the above object, the invention of
<請求項1の発明>
半導体成分に炭化ケイ素を含む半導体は、物性としてバンドギャップが広い。そのため、このような半導体でFET等のスイッチング素子を構成すると、PN接合面で電荷の移動が起こり難くく、耐電圧が高いという特性がある。このような特性のスイッチング素子を高圧側のスイッチとして用いれば、従来のように、スイッチング素子を直列に複数個配して、スイッチに加わる電圧を抑える必要がない。すなわち、1つのスイッチング素子のみの構成で、高圧の切り替えを行なうことが出来るので、部品点数が少なくて済み、回路の小型化に寄与する。
<Invention of
A semiconductor containing silicon carbide as a semiconductor component has a wide band gap as a physical property. For this reason, when a switching element such as an FET is formed of such a semiconductor, there is a characteristic that charge transfer hardly occurs at the PN junction surface and the withstand voltage is high. If a switching element having such characteristics is used as a switch on the high voltage side, it is not necessary to suppress a voltage applied to the switch by arranging a plurality of switching elements in series as in the prior art. That is, since the high voltage can be switched with the configuration of only one switching element, the number of parts can be reduced, contributing to the miniaturization of the circuit.
本発明に係る除電装置の一実施形態について図1及び図2を参照して説明する。
交流電源1にはa接点(通常は開状態にあって、制御信号が与えられたときに閉じる接点)のスイッチ2aを介して直流高電圧(正極性)を出力する倍電圧整流回路(本発明の正極性高電圧発生手段に相当)3が接続されていると共に、同じくa接点のスイッチ2bを介して直流高電圧(負極性)を出力する倍電圧整流回路(本発明の負極性高電圧発生手段に相当)4が接続されている。
An embodiment of a static eliminator according to the present invention will be described with reference to FIGS. 1 and 2.
The
両倍電圧整流回路3,4の入力側と交流電源1との間には、それぞれ、トランス32,42が設けられており、トランスの二次側の端子が両倍電圧整流回路3,4の入力端子31,41に、それぞれ接続されている。そのため、例えば、スイッチ2aがオンして、電源電圧がトランス32に印加されると、その電圧が巻き数比を乗した電圧に昇圧されて、入力端子31a,31bに2次電圧V1が印加される。
両倍電圧整流回路3,4はいわゆるコッククロフト・ウォルトン型の倍電圧整流回路である。
倍電圧整流回路3はコンデンサ33、34、整流用のダイオード35a、35bを備えて回路構成されており、トランス32の2次電圧V1が入力端子31a、31bに印加されると、2次電圧V1の2倍の電圧が図示する極性でもって、出力側端子36の一方側の端子36aに現れる。
具体的に説明すると、倍電圧整流回路3に入力端子31bが正極性となるような交流電圧(二次電圧V1)が印加されると、整流ダイオード35bが通電状態となるので、コンデンサ33が2次電圧V1の電圧レベルまで充電される。
Both voltage
The voltage
More specifically, when an AC voltage (secondary voltage V1) that causes the
その後、二次電圧V1の極性が切り替わって、今度は、入力端子31aが正極性となる電圧が印加されると、このときには、トランス32の2次側とコンデンサ33とが直列状態となるとともに、ダイオード35aが通電状態となるため、コンデンサ34が充電されてゆき、やがて2次電圧V1の2倍の電圧レベルになる。これにより、2次電圧V1の2倍の電圧が、図示する極性でもって、出力側端子36の一方側の端子36aに現れる。尚、倍電圧整流回路3のもう一方の出力端子36bはアースに接続されている。
After that, the polarity of the secondary voltage V1 is switched, and this time, when the voltage at which the
一方、倍電圧整流回路4についても、基本構成は倍電圧整流回路3と同様であり、コンデンサ43、44、整流用のダイオード45a、45bを備えて回路構成されており、トランス42の2次電圧V1の2倍の電圧が図示する極性でもって、出力側端子46の一方側の端子46bに現れる。尚、倍電圧整流回路4のもう一方の出力端子46aはアースに接続されている。
On the other hand, the basic configuration of the voltage doubler rectifier circuit 4 is the same as that of the voltage
また、両倍電圧整流回路3の出力端子36aに連なる出力ラインL1、両倍電圧整流回路4の出力端子36aに連なる出力ラインL2は、共に共通のラインにまとめられた後に放電電極7に接続されている。また、出力端子36aに連なる出力ラインL1には、半導体スイッチ(本発明のスイッチング手段に相当)Saが設けられている。
半導体スイッチSaはMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor、詳細は後述する)であり、ドレイン端子Dが放電電極7に連なり、ソース端子Sが倍電圧整流回路3の出力端子36aに連なっている。そして、ゲート端子Gに対して、後述するスイッチ制御回路8からの制御信号が入力されるようになっている。
The output line L1 connected to the
The semiconductor switch Sa is a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor, details will be described later), the drain terminal D is connected to the
一方、出力端子46bに連なる出力ラインL2にも、同じくMOSFETからなる半導体スイッチ(本発明のスイッチング手段に相当)Sbが設けられている。また、これら両出力ラインL1、L2間であって、放電電極7側から見てスイッチSa、Sbより出力端子36a、46a寄りの位置には、コンデンサ放電用の抵抗(本発明のインピーダンス素子に相当)Rが接続されている。
On the other hand, the output line L2 connected to the
スイッチ制御回路8は、ハイレベル「H」・ロウレベル「L」を交互に繰り返すパルス状の制御信号を出力して、各スイッチ2a,2b,Sa,Sbを開閉制御するものである。例えば、スイッチ制御回路8の出力信号レベルが「H」のときには、スイッチ2a,SaはNOT回路9が介されていることにより「L」の信号が入力されてオフされる一方、スイッチ2b、Sbには「H」の信号が入力されてオンする。一方、これとは反対に、「L」の信号のときには、上記スイッチ2a,2b,Sa,Sbのオン・オフが入れ替わるようになっている。
尚、スイッチ制御回路8並びに、スイッチ2a、2bが、本発明の制御手段に相当する。
The switch control circuit 8 outputs a pulse-like control signal that alternately repeats the high level “H” and the low level “L” to control the opening and closing of the
The switch control circuit 8 and the
次に、除電装置の回路動作について説明する。
まず、スイッチ制御回路8から出力される制御信号が「L」レベルのときには、スイッチ2a,Saがオンする。すると、倍電圧整流回路3の第1及び第2のコンデンサ33,34が充電される。これにより、出力端子36aには、第2のコンデンサ34の充電電圧、すなわち正極性の高電圧(例えば、2V1)が現れる。また、このときには、出力ラインL1が通電状態(スイッチSaが閉)にあるので、放電電極7には正極性の高電圧が印加される。
Next, the circuit operation of the static eliminator will be described.
First, when the control signal output from the switch control circuit 8 is at "L" level, the
その後、スイッチ制御回路8から出力される制御信号が「L」レベルから「H」レベルに切り替わると、このときには、スイッチ2a,Saがオフされ、これとは、反対にスイッチ2b,Sbがオンする。この切り換え直後は、倍電圧整流回路3の第2のコンデンサ34は電荷がたまった状態にあるが、電荷は抵抗R及びダイオード45a、45b、出力端子46aを介して放電される。その後、倍電圧整流回路4の第1及び第2のコンデンサ43,44が次第に充電されてゆく。これにより、出力端子46bには、第2のコンデンサ44の充電電圧、すなわち負極性の高電圧(例えば、−2V1)が現れる。そして、このときには、出力ラインL2が通電状態(スイッチSbが閉)にあるので、放電電極7には負極性の高電圧が印加される。
Thereafter, when the control signal output from the switch control circuit 8 is switched from the “L” level to the “H” level, at this time, the
また、この状態から再び、スイッチ制御回路8から出力される制御信号が「H」レベルから「L」レベルに切り替わると、このときには、スイッチ2b,Sbがオフされ、これとは反対にスイッチ2a,Saがオンする。切り換えの直後は、倍電圧整流回路4の第2のコンデンサ44は電荷がたまった状態にあるが、電荷は抵抗R及びダイオード35a、35b、出力端子36bを介して放電される。その後、倍電圧整流回路3の第1及び第2のコンデンサ33,34が再び充電されてゆく。これにより、出力端子36aには、第2のコンデンサ34の充電電圧、すなわち正極性の高電圧が現れる。
Further, when the control signal output from the switch control circuit 8 is switched from the “H” level to the “L” level again from this state, at this time, the
以上のように、放電電極7に正負の高電圧が交互に印加され、その印加電圧が放電開始電圧に到達したことをもって、イオンが生成される。
As described above, positive and negative high voltages are alternately applied to the
さて、半導体スイッチSa、Sbであるが、これは、トランス32、33の二次側の回路に設けられており、開閉時には、数KVの非常に高い電圧が加わる。半導体スイッチSaであれば、ドレイン端子Dが放電電極7に連なり、ソース端子Sが倍電圧整流回路3の出力端子36aに連なっている。そのため、例えば、スイッチSaがオン状態(閉じた状態)にあって、放電電極7に正極性の高電圧が印加されている状態から、半導体スイッチSaを開くと、ドレイン、ソースの両端子間に高電圧が発生する。
The semiconductor switches Sa and Sb are provided in the secondary circuit of the
そこで、本実施形態では、半導体スイッチSa、SbをいずれもパワーMOSFET(以下、単にFETとする)より形成しているが、FETを構成する半導体に、炭化ケイ素半導体(SiC)を使用している。以下、FETの構成について説明する。 Therefore, in this embodiment, the semiconductor switches Sa and Sb are both formed from power MOSFETs (hereinafter simply referred to as FETs), but a silicon carbide semiconductor (SiC) is used as a semiconductor constituting the FETs. . Hereinafter, the configuration of the FET will be described.
図2は、FETの構造(nチャンネル)を模式的に表したものであり、p基板80の上部側に二つのn層81、85が形成されている。そして、同図に示す左側のn層81には金属端子83が設けられており、そこからソース端子Sが引き出されている。一方、右側のn層85にも金属端子87が設けられており、そこからドレイン端子Dが引き出されている。また、ゲート端子Gはp基板80から引き出されるとともに、ゲート端子Gが連なる金属端子93とp基板80との間には、絶縁酸化膜91が形成されている。
FIG. 2 schematically shows the structure (n channel) of the FET, and two
かかる、FETはドレイン側のn層−p基板80、並びにp基板80−ソース側のn層の2つの接合が、同図に示すように一方は順方向のダイオード、一方は逆方向のダイオードとなることで、ソース−ドレイン間に電圧を印加したときに、ドレインからソースに流れ込もうとする電流の流入を阻止するようにしている。より具体的に言えば、逆方向となるダイオード側のPN接合面に生ずる電位障壁により電流の流れ込みを阻止している。以上のように、FETのドレイン−ソース間の耐圧(Vdss)は、電位障壁の高さに比例しており、仮に、耐圧を超える電圧が両端子間(ドレイン端子Dとソース端子Sとの間)に印加されると、降伏現象が起こって、スイッチとしての機能を果たさなくなってしまう。
In this FET, two junctions of an n layer on the drain side-
本実施形態では、先のp基板80を、炭素とケイ素の化合物からなる炭化ケイ素半導体(SiC)より構成している。p基板80はシリコン(Si)製のものが一般的であるが、炭化ケイ素半導体(SiC)は、物性としてのバンドギャップが広く、シリコン製のFETに比べて、PN接合部の電位障壁が高い。そのため、PN接合面で電荷の移動が起こり難くく、ドレイン−ソース間の耐圧(Vdss)が高いという特性がある。具体的には、耐圧は約10kVであり、開閉時にドレイン−ソース間に加わることが予想される最大電圧(7kV)より十分高くなっている。
In the present embodiment, the
このように本実施形態では、開閉時にドレイン−ソース間に加わることが予想される最大電圧より、十分に高い耐圧のスイッチング素子を高圧側のスイッチSa、Sbとして用いているので、従来のように、耐圧を考慮してスイッチング素子を直列に複数個配す必要がない。すなわち、1つのスイッチング素子のみの構成で、高圧の切り替えを行なうことが出来るので、従来構成に比べて部品点数が少なくて済み、回路の小型化に寄与する。 As described above, in the present embodiment, switching elements having a sufficiently higher breakdown voltage than the maximum voltage expected to be applied between the drain and source at the time of opening and closing are used as the switches Sa and Sb on the high voltage side. There is no need to arrange a plurality of switching elements in series in consideration of the breakdown voltage. That is, since the high voltage can be switched with the configuration of only one switching element, the number of parts is reduced as compared with the conventional configuration, which contributes to the miniaturization of the circuit.
また、本実施形態のものは、出力ラインL1、L2をそれぞれ放電電極7に接続するとともに、各出力ラインL1、L2にそれぞれ半導体スイッチSa、Sbを個別に設ける構成とすることで、図5における抵抗5a、5bを、一の抵抗Rで担っており、回路構成がシンプルにまとめられている。
Further, in the present embodiment, the output lines L1 and L2 are connected to the
<他の実施形態>
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
<Other embodiments>
The present invention is not limited to the embodiments described with reference to the above description and drawings. For example, the following embodiments are also included in the technical scope of the present invention, and further, within the scope not departing from the gist of the invention other than the following. Various modifications can be made.
(1)本実施形態では、高圧側のスイッチSa、SbをパワーMOSFETより構成したが、半導体成分として、炭化ケイ素を含み耐圧が高いものであれば適用であり、これには、例えば、パワートランジスタがある。 (1) In this embodiment, the switches Sa and Sb on the high voltage side are constituted by power MOSFETs. However, this is applicable if the semiconductor component contains silicon carbide and has a high breakdown voltage. For example, a power transistor There is.
(2)本実施形態では、除電装置の回路構成について、コンデンサ放電用の抵抗Rを出力ラインL1と出力ラインL2との間に接続したが、図3に示すような回路構成、すなわち出力ラインL1とアース間に専用の抵抗R1を設け、出力ラインL2とアース間に専用の抵抗R2を設ける構成であっても、実施形態1と同様の回路動作(コンデンサの放電)を行なうことが可能である。 (2) In the present embodiment, the capacitor discharge resistor R is connected between the output line L1 and the output line L2 in the circuit configuration of the static eliminator, but the circuit configuration as shown in FIG. 3, that is, the output line L1. The circuit operation (capacitor discharge) similar to that of the first embodiment can be performed even when the dedicated resistor R1 is provided between the output line L2 and the ground, and the dedicated resistor R2 is provided between the output line L2 and the ground. .
1…交流電源
3,4…倍電圧整流回路(正極性高電圧発生手段、負極性高電圧発生手段)
7…放電電極
8…スイッチ制御回路(制御手段)
R…抵抗(インピーダンス素子)
Sa,Sb…半導体スイッチ(スイッチング手段)
1 ...
7 ... discharge electrode 8 ... switch control circuit (control means)
R: Resistance (impedance element)
Sa, Sb ... Semiconductor switch (switching means)
Claims (1)
前記電源から印加された電源電圧を昇圧し、正極性の高電圧を第一の出力端子に発生させる正極性高電圧発生手段と、
前記電源から印加された電源電圧を昇圧し、負極性の高電圧を第二の出力端子に発生させる負極性高電圧発生手段と、
前記電源電圧を、前記正極性高電圧発生手段及び前記負極性高電圧発生手段に交互に供給する切り換え機能を有する制御手段と、
放電電極と、
前記放電電極と前記第一、第二の出力端子との間に介設されて、前記放電電極を前記第一の出力端子或いは、前記第二の出力端子のいずれか一方に、選択的に接続させるスイッチング手段と、
前記第一の出力端子とアース間、並びに前記第二の出力端子とアース間にそれぞれ介挿接続されるインピーダンス素子と、を備え、
前記制御手段が、前記正極性高圧発生手段に正極性の電圧を発生させているときには、前記スイッチ手段により放電電極を前記第一の出力端子に接続させることで前記放電電極に正極性の高電圧を印加させ、
前記負極性高圧発生手段に負極性の電圧を発生させているときには、前記スイッチ手段により放電電極を前記第二の出力端子に接続させることで前記放電電極に負極性の高電圧を印加させる除電装置において、
前記スイッチング手段は、半導体成分に炭化ケイ素を含む、一の半導体スイッチング素子により構成されていることを特徴とする除電装置。 Power supply,
A positive high voltage generating means for boosting a power supply voltage applied from the power source and generating a positive high voltage at a first output terminal;
A negative high voltage generating means for boosting a power supply voltage applied from the power supply and generating a negative high voltage at the second output terminal;
Control means having a switching function for alternately supplying the power supply voltage to the positive polarity high voltage generation means and the negative polarity high voltage generation means;
A discharge electrode;
It is interposed between the discharge electrode and the first and second output terminals, and selectively connects the discharge electrode to either the first output terminal or the second output terminal. Switching means for causing
An impedance element interposed between the first output terminal and the ground, and between the second output terminal and the ground, respectively.
When the control means is generating a positive voltage in the positive high voltage generating means, a positive high voltage is applied to the discharge electrode by connecting the discharge electrode to the first output terminal by the switch means. And apply
A neutralization device that applies a negative high voltage to the discharge electrode by connecting the discharge electrode to the second output terminal by the switch means when the negative high voltage generating means is generating a negative voltage. In
The static eliminator is characterized in that the switching means is constituted by a single semiconductor switching element containing silicon carbide as a semiconductor component.
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