JP2006011704A - クロック切り替え回路 - Google Patents

Abstract

【課題】 入力される多相クロック信号の周波数が高くなった場合にも安定した切り替え動作を行うようにする。
【解決手段】 ２つの入力クロック信号をそれぞれ選択する第１〜第７のセレクタ回路部により８入力１出力の多相クロック切り替え回路が実現され、各セレクタ回路部は、内部セレクタ回路２０および切り替え制御回路３０を具備する。内部セレクタ回路２０は、２つの入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢのうちの１つを選択的に出力する。切り替え制御回路３０は、内部セレクタ回路２０の切り替え動作を制御する選択信号ＩＳＥＬを、内部セレクタ回路２０への入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨレベルとなる期間の開始タイミングでラッチし、内部セレクタ回路２０には常にこの開始タイミングで切り替えが指示される。
【選択図】 図１

Description

本発明は、同周波数でそれぞれ位相の異なる多相入力クロック信号から１つを選択して出力するクロック切り替え回路に関する。

通信システムにおける信号受信や、記録媒体のデータ再生およびそのサーボ制御などを行う回路などでは、位相の異なる同周波数の複数のクロック信号（多相クロック信号）が、データのオーバサンプリングなどを目的として用いられることが多い。また、このような回路では、多相クロック信号のうちの任意のクロック信号を切り替えて出力するクロック切り替え回路を具備する場合もある。例えば、記録ディスク装置のサーボ制御系において、多相クロック信号を入力データパルスに基づいてラッチし、そのラッチ結果に基づいて、入力データパルスの位相を多相クロック信号の位相に換算して判定し、その判定結果に従って多相クロック信号からサンプリングクロック信号を選択して入力データパルスを同期化する同期化回路を具備するものがあった（例えば、特許文献１参照）。

図８は、従来のクロック切り替え回路の回路構成例を示す図である。
図８では、例として８相の入力クロック信号を切り替えるクロック切り替え回路を示している。このクロック切り替え回路は、８入力１出力のセレクタ回路８１および８２と、セレクタ回路８２の切り替えタイミングを与えるフリップフロップ回路（以下、ＦＦ回路と略称する）８３〜８５と、ＦＦ回路８３〜８５によるラッチタイミングを与えるＡＮＤ（論理積）ゲート回路８６とを具備している。

このクロック切り替え回路は、３ビットの選択信号ＩＣＯＤＥ［２：０］に応じて、入力された８相のクロック信号ＩＣＬＫ１〜ＩＣＬＫ８から１つを選択して出力する。クロック信号ＩＣＬＫ１〜ＩＣＬＫ８はセレクタ回路８１および８２の双方に入力され、選択信号ＩＣＯＤＥ［２：０］は下位ビットからそれぞれＦＦ回路８３〜８５のデータ入力端子に入力される。また、選択信号ＩＣＯＤＥ［２：０］はさらにセレクタ回路８１の制御端子にも入力され、これによりセレクタ回路８１の切り替え動作が制御される。

また、セレクタ回路８１および８２の出力信号はＡＮＤゲート回路８６に入力され、ＡＮＤゲート回路８６の出力信号はＦＦ回路８３〜８５の各クロック入力端子に入力される。そして、ＦＦ回路８３〜８５からの３ビットの出力信号ＳＯＵＴ［２：０］により、セレクタ回路８２の切り替え動作が制御され、切り替え後の出力クロック信号ＯＣＬＫが出力される。

図９は、上記のクロック切り替え回路に入力される８相のクロック信号の波形例を示す図である。また、図１０は、上記のクロック切り替え回路におけるクロック切り替え時の波形例を示すタイミングチャートである。

以下の説明では、図９に示すように、クロック信号ＩＣＬＫ１からクロック信号ＩＣＬＫ８に向かって順次位相が早まっているような入力クロック信号を想定する。なお、上記のクロック切り替え回路では、選択信号ＩＣＯＤＥ［２：０］として３ビットのグレイコードを用いてその数値を増減させることにより、クロック信号ＩＣＬＫ１〜ＩＣＬＫ８のうち隣接するものを順次選択することが可能となる。なお、セレクタ回路８１および８２も、選択信号として３ビットのグレイコードが入力されることで同様の切り替え動作をするものである。

図１０では、例として、クロック信号ＩＣＬＫ２からクロック信号ＩＣＬＫ１に切り替える際の波形例を示している。上記のクロック切り替え回路では、選択信号ＩＣＯＤＥ［２：０］の変化に応じて切り替えが指示されると、その直後においてＡＮＤゲート回路８６の出力信号ＣＬＫ２は、切り替え前後のクロック信号がともにＨレベルとなる期間ＡでＨレベルとなり、この出力信号ＣＬＫ２の立ち上がりタイミングで選択信号ＩＣＯＤＥ［２：０］がラッチされる。これによりセレクタ回路８２は、期間Ａの開始タイミングで切り替え動作を行う。

ここで、８相のクロック信号をセレクタ回路により単純に切り替えた場合、切り替えるクロック信号の波形やその切り替えタイミングによっては、出力クロック信号にグリッジが発生することがある。具体的には、ともにＨレベルとなる期間が存在するクロック信号同士の切り替え時において、選択されているクロック信号の立ち下がり直後に切り替えが指示された場合に発生し得る。図１０の例では、クロック信号ＩＣＬＫ２の立ち下がり直後のタイミングＴ８１において、選択信号ＩＣＯＤＥ［２：０］の変化により切り替えが指示されると、セレクタ回路８１の出力信号ＣＬＫ１にはグリッジが現れる。このようなグリッジが出力クロック上に発生すると、後段に接続した回路が誤動作する可能性が生じる。

これに対して、図８のクロック切り替え回路では、セレクタ回路８１の出力信号ＣＬＫ１の次の立ち上がりのタイミングＴ８２において、選択信号ＩＣＯＤＥ［２：０］がラッチされて、セレクタ回路８２の切り替えタイミングが制限されることで、出力クロック信号ＯＣＬＫにグリッジが発生しないようにされている。
特開２００１−５６９１８号公報（段落番号〔００３０〕〜〔００４０〕、図７）

しかし、上記のクロック切り替え回路においては、グリッジの発生を防止するためには、ＦＦ回路８３〜８５からの出力信号ＳＯＵＴ［２：０］の切り替えタイミングが期間Ａの中にある必要がある。ここで、入力される多相のクロック信号ＩＣＬＫ１〜ＩＣＬＫ８の周波数が高くなると、ＡＮＤゲート回路８６やＦＦ回路８３〜８５の動作遅延、あるいはセレクタ回路８１の内部の動作遅延の影響が大きくなり、その結果、セレクタ回路８２の切り替えタイミングが上記の期間Ａより遅れてしまう場合がある。

図１１は、上記のクロック切り替え回路における誤動作時の波形例を示すタイミングチャートである。
図１１では、図１０の場合と同様に、クロック信号ＩＣＬＫ２の立ち下がり直後のタイミングＴ９１において、クロック信号ＩＣＬＫ１への切り替えが指示された場合の波形を示している。ここで、例えばＦＦ回路８３〜８５において動作遅延が生じ、セレクタ回路８２の切り替えが期間Ａの終了後のタイミングＴ９２に行われた場合には、セレクタ回路８２からの出力クロック信号ＯＣＬＫにグリッジが発生してしまう。

このように、従来のクロック切り替え回路では、入力される多相クロック信号の周波数が高くなって、内部のゲート回路やＦＦ回路などの動作遅延の影響が無視できないほど大きくなると、グリッジの発生を防止することができなくなって誤動作の要因となることが問題であった。

本発明はこのような点に鑑みてなされたものであり、入力される多相クロック信号の周波数が高くなった場合にも安定した切り替え動作を行うことが可能なクロック切り替え回路を提供することを目的とする。

本発明では上記課題を解決するために、図１のようなクロック切り替え回路が提供される。このクロック切り替え回路は、同周波数でそれぞれ位相の異なる多相入力クロック信号から１つを選択して出力するものであり、前記多相入力クロック信号のうちの２つの入力を受けて１つのクロック信号をそれぞれ選択的に出力する第１〜第４のセレクタ回路部と、前記第１〜第４のセレクタ回路部の出力クロック信号のうちの２つの入力を受けて１つのクロック信号をそれぞれ選択的に出力する第５および第６のセレクタ回路部と、前記第５および第６のセレクタ回路部の出力クロック信号から１つを選択的に出力する第７のセレクタ回路部とを有し、前記第１〜第７のセレクタ回路部は、２つの入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢのうちの１つを選択的に出力する内部セレクタ回路２０と、前記内部セレクタ回路２０の切り替え動作を制御する選択信号ＩＳＥＬを、前記内部セレクタ回路２０への入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨレベルとなる期間の開始タイミングでラッチして前記内部セレクタ回路２０に供給する切り替え制御回路３０とをそれぞれ具備することを特徴とする。

このようなクロック切り替え回路では、２つの入力クロック信号をそれぞれ選択する第１〜第７のセレクタ回路部により８入力１出力の多相クロック切り替え回路が実現され、各セレクタ回路部は、内部セレクタ回路２０および切り替え制御回路３０を具備している。内部セレクタ回路２０は、２つの入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢのうちの１つを選択的に出力する。また、切り替え制御回路３０は、内部セレクタ回路２０の切り替え動作を制御する選択信号ＩＳＥＬを、内部セレクタ回路２０への入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨレベルとなる期間の開始タイミングでラッチし、内部セレクタ回路２０には常にこの開始タイミングで切り替えが指示される。切り替え制御回路３０は、例えば論理ゲート回路やフリップフロップ回路などを具備してもよく、これらの内部回路や内部セレクタ回路２０において動作遅延が生じる場合があるが、内部セレクタ回路２０への切り替え指示時にこのような動作遅延が生じた場合にも、上記期間の終了までには余裕があるために、内部セレクタ回路２０を上記期間内に確実に切り替えることができる。

本発明のクロック切り替え回路では、第１〜第７のセレクタ回路部のそれぞれにおいて、２つの入力クロック信号がともにＨレベルになる期間内に内部セレクタ回路が確実に切り替えられるので、多相入力クロック信号の周波数が高くなった場合にも、出力クロック信号の波形が崩れることがなくなり、安定した切り替え動作を行うことが可能となる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。
図２は、本発明の実施の形態に係るクロック切り替え回路の全体構成を示す回路図である。

図２に示すクロック切り替え回路は、例として８相のクロック信号ＩＣＬＫ１〜ＩＣＬＫ８の入力を受け、これらの信号から１つを任意に選択して、出力クロック信号ＯＣＬＫとして出力する。なお、クロック信号ＩＣＬＫ１からクロック信号ＩＣＬＫ８に向かって徐々に位相がずれていくものとする。また、出力切り替えを制御するために、３ビットの選択信号ＩＣＯＤＥ［２：０］が入力される。

このクロック切り替え回路は、同一構成を有する７つの２入力１出力セレクタ回路（以下、セレクタ回路と略称する）１１〜１７を具備する。セレクタ回路１１には、隣接するクロック信号ＩＣＬＫ１およびＩＣＬＫ２が入力される。同様に、セレクタ回路１２にはＩＣＬＫ３およびＩＣＬＫ４が、セレクタ回路１３にはＩＣＬＫ５およびＩＣＬＫ６が、セレクタ回路１４にはクロック信号ＩＣＬＫ７およびＩＣＬＫ８がそれぞれ入力される。また、セレクタ回路１１および１２の出力信号はセレクタ回路１５に入力され、セレクタ回路１３および１４の出力信号はセレクタ回路１６に入力される。そして、セレクタ回路１５および１６の出力信号がセレクタ回路１７に入力されて、出力クロック信号ＯＣＬＫが出力される。

また、セレクタ回路１１および１３の制御端子には選択信号ＩＣＯＤＥ［０］が入力され、セレクタ回路１２および１４の制御端子には選択信号ＩＣＯＤＥ［０］の反転信号が入力される。さらに、セレクタ回路１５の制御端子には選択信号ＩＣＯＤＥ［１］が入力され、セレクタ回路１６の制御端子には選択信号ＩＣＯＤＥ［１］の反転信号が入力される。また、セレクタ回路１７の制御端子には選択信号ＩＣＯＤＥ［２］が入力される。このような構成により、選択信号ＩＣＯＤＥ［２：０］としてグレイコードを用いた場合に、その数値を増減させることにより、クロック信号ＩＣＬＫ１〜ＩＣＬＫ８のうち隣接するものを順次選択することが可能となっている。

ところで、上記のクロック切り替え回路においては、入力されるクロック信号ＩＣＬＫ１〜ＩＣＬＫ８の周波数が高くなっていき、各セレクタ回路１１〜１７などの動作遅延がクロック周期に対して相対的に大きくなった場合、選択信号ＩＣＯＤＥ［２：０］が変化する切り替え指示タイミングによっては、出力クロック信号ＯＣＬＫや内部のクロック信号にグリッジが発生する可能性がある。このようなグリッジの発生を防止するために、本発明では、各セレクタ回路１１〜１７に切り替え制御回路を設けることを特徴とする。

図１は、各セレクタ回路１１〜１７の内部構成例を示す回路図である。
図１に示すように、セレクタ回路１１〜１７は、正論理制御端子および負論理制御端子を有する２入力１出力の内部セレクタ回路２０と、この内部セレクタ回路２０の切り替えタイミングを制御する切り替え制御回路３０とを具備する。なお、内部セレクタ回路２０への入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢは、図２中の隣接するクロック信号（例えばセレクタ回路１１の場合はクロック信号ＩＣＬＫ１およびＩＣＬＫ２）であり、内部セレクタ回路２０からはこれらのうちの１つを選択した出力クロック信号Ｓ＿ＯＣＬＫが出力される。また、選択信号ＩＳＥＬは、図２中の選択信号ＩＣＯＤＥ［２：０］のうちの１ビットまたはその反転信号（例えばセレクタ回路１１の場合は選択信号ＩＣＯＤＥ［０］）である。

切り替え制御回路３０は、内部セレクタ回路２０への入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨレベルとなる期間の開始タイミングで選択信号ＩＳＥＬをラッチし、このタイミングで内部セレクタ回路２０の切り替え動作を制御する回路ブロックであり、これにより内部セレクタ回路２０の出力クロック信号Ｓ＿ＯＣＬＫにグリッジが発生することを防止する。

図１ではこのような切り替え制御回路３０として、ＡＮＤ（論理積）ゲート回路３１とＦＦ回路３２とを具備する場合について示している。ＡＮＤゲート回路３１には、入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢが入力され、その出力信号ＡＤＣＬＫはＦＦ回路３２のクロック入力端子に入力される。また、ＦＦ回路３２のデータ入力端子には選択信号ＩＳＥＬが入力され、正論理データ出力端子および負論理データ出力端子からは、内部セレクタ回路２０の切り替えを制御するための制御信号ＳＯＵＴおよびその反転信号（反転制御信号）ＳＸＯＵＴが出力される。

ここで、図３は、内部セレクタ回路２０の内部構成例を示す回路図である。
図３に示すように、内部セレクタ回路２０は、２つのクロックドバッファ２１および２２とインバータ２３からなる一般的な構成を有している。クロックドバッファ２１および２２には、それぞれ入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢが入力され、その出力信号がインバータ２３に入力されて反転され、出力クロック信号Ｓ＿ＯＣＬＫが出力される。また、クロックドバッファ２１の負論理制御端子およびクロックドバッファ２２の正論理制御端子には、制御信号Ｓ（図１の制御信号ＳＯＵＴに対応）が入力され、クロックドバッファ２１の正論理制御端子およびクロックドバッファ２２の負論理制御端子には、反転制御信号ＳＸ（図１の反転制御信号ＳＸＯＵＴに対応）が入力される。

このような構成の内部セレクタ回路２０では、制御信号Ｓが“０”、反転制御信号ＳＸが“１”のとき、クロックドバッファ２１がＯＮされてクロック信号ＩＣＬＫＡが選択され、制御信号Ｓが“１”、反転制御信号ＳＸが“０”のとき、クロックドバッファ２２がＯＮされてクロック信号ＩＣＬＫＢが選択される。

図４は、以上のような回路構成を有する切り替え制御回路３０におけるクロック切り替え時の波形例を示すタイミングチャートである。以下、この図４を用いて上記の切り替え制御回路３０におけるクロック切り替え時の動作について説明する。

切り替え制御回路３０では、ＡＮＤゲート回路３１の出力信号ＡＤＣＬＫは、入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨレベルとなる期間（例えばタイミングＴ１１〜Ｔ１２）においてＨレベルとなり、ＦＦ回路３２は、この期間の開始タイミングで選択信号ＩＳＥＬをラッチし、内部セレクタ回路２０の切り替え動作を実行させる。

ここで、内部セレクタ回路２０の出力信号Ｓ＿ＯＣＬＫにおいては、選択されているクロック信号の立ち下がり直後に切り替えが指示された場合に、グリッジが発生し得る。しかし、入力クロック信号ＣＬＫＡおよびＣＬＫＢがともにＨレベルである期間、すなわちＡＮＤゲート回路３１からの出力信号ＡＤＣＬＫがＨレベルとなる期間内において切り替えが行われれば、出力クロック信号Ｓ＿ＯＣＬＫの波形は崩れない。

上記の切り替え制御回路３０では、例えば図４のタイミングＴ１３のように、選択されている入力クロック信号ＩＣＬＫＢの立ち下がり直後に、選択信号ＩＳＥＬが“０”とされて切り替えが指示された場合にも、ＦＦ回路３２により、ＡＮＤゲート回路３１の出力信号ＡＤＣＬＫの次の立ち上がりのタイミングＴ１４で選択信号ＩＳＥＬがラッチされ、これにより内部セレクタ回路２０が切り替えられる。このように内部セレクタ回路２０には、出力信号ＡＤＣＬＫがＨレベルの期間の開始タイミングで常に切り替え指示が与えられるようにされるので、ＦＦ回路３２や内部セレクタ回路２０に動作遅延が生じた場合にも、上記期間の終了までに余裕があり、この期間内に内部セレクタ回路２０を確実に切り替えることが可能となる。

また、クロック選択のための選択信号ＩＣＯＤＥ［２：０］は、８入力１出力のクロック切り替え回路の内部に設けられた２入力１出力のセレクタ回路１１〜１７に直接入力されてこれらを制御するので、図８に示した従来回路と比較して、選択信号ＩＣＯＤＥ［２：０］の変化に対する切り替え動作遅延をはるかに小さくすることができる。

従って、入力クロック信号ＩＣＬＫ１〜ＩＣＬＫ８の周波数が高くなった場合にも、各セレクタ回路１１〜１７からは、選択信号ＩＳＥＬの切り替えタイミングに関係なく、常にグリッジのない波形を有する出力クロック信号Ｓ＿ＯＣＬＫが出力されるので、その結果、クロック切り替え回路の出力信号ＯＣＬＫにもグリッジが発生することがなくなる。

なお、上記の切り替え制御回路３０では、入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨとなる期間を検出するためにＡＮＤゲート回路３１を用いたが、その代わりに、より動作遅延の少ないＮＡＮＤ（排他的論理積）ゲート回路を用いてもよい。この場合、後段のＦＦ回路３２としては、ゲート回路からの出力信号ＡＤＣＬＫの立ち下がりタイミングでデータ入力端子への入力信号（選択信号ＩＳＥＬ）をラッチするものを使用する。これにより、より確実にグリッジの発生を防止することができる。

ところで、上記の切り替え制御回路３０において、ＦＦ回路３２の正論理および負論理のデータ出力端子には、その一方の出力段にトランジスタゲートが挿入される。このため、ＦＦ回路３２の各データ出力端子からの出力信号の間にスキューが生じる場合があり、このスキューに起因して内部セレクタ回路２０の切り替え時の出力波形が崩れ、クロック切り替え回路の後段の回路において誤動作が発生してしまうことが考えられる。

以下、このような誤動作を防止することが可能な切り替え制御回路の構成例について説明する。
図５は、切り替え制御回路の構成の異なる各セレクタ回路１１〜１７の内部構成例を示す回路図である。

図５に示す切り替え制御回路３０ａは、入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨとなる期間を検出するためにＮＡＮＤゲート回路３３を用い、さらにその後段において内部セレクタ回路２０の切り替えタイミングを制限するための回路として、ＦＦ回路３２に加えてラッチ回路３４および３５を設けている。

ＮＡＮＤゲート回路３３には入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢが入力され、その出力信号ＮＡＤＣＬＫはＦＦ回路３２のクロック入力端子に入力される。また、ＦＦ回路３２のデータ入力端子には、選択信号ＩＳＥＬが入力される。

ラッチ回路３４および３５は、ともに同じ構成を有するＤラッチ型のＦＦ回路であり、これらのゲート入力端子にともに、ＮＡＮＤゲート回路３３の出力信号ＮＡＤＣＬＫの反転信号が入力される。また、ラッチ回路３４のデータ入力端子には、ＦＦ回路３２の正論理データ出力端子からの出力信号ＯＣＯＤＥが入力され、正論理データ出力端子からの出力信号ＳＯＵＴは、内部セレクタ回路２０の正論理制御端子に入力される。また、ラッチ回路３５のデータ入力端子には、ＦＦ回路３２の負論理データ出力端子からの出力信号ＯＸＣＯＤＥが入力され、正論理データ出力端子からの出力信号ＳＸＯＵＴは、内部セレクタ回路２０の負論理制御端子に入力される。

図６は、図５に示した切り替え制御回路におけるクロック切り替え時の波形例を示すタイミングチャートである。
切り替え制御回路３０ａでは、入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨレベルとなる期間は、ＮＡＮＤゲート回路３３の出力信号ＮＡＤＣＬＫがＬレベルとなることで検出される（例えばタイミングＴ２１〜Ｔ２２）。なお、ＡＮＤゲート回路の代わりにＮＡＮＤゲート回路３３が用いられることにより、動作遅延を減少させている。そして、ＦＦ回路３２は、出力信号ＮＡＤＣＬＫの立ち上がりタイミングにおいて、選択信号ＩＳＥＬをラッチする。

例えば、タイミングＴ２３において選択信号ＩＳＥＬがＬレベルとなり、入力クロック信号ＩＣＬＫＢから入力クロック信号ＩＣＬＫＡへの切り替えが指示された場合、ＦＦ回路３２はその次に出力信号ＮＡＤＣＬＫがＨレベルとなるタイミングＴ２４でこれをラッチする。このとき、ＦＦ回路３２の出力信号ＯＣＯＤＥおよびＯＸＣＯＤＥの間にスキューが生じる場合がある。

しかし、これらの出力信号ＯＣＯＤＥおよびＯＸＣＯＤＥは、それぞれラッチ回路３４および３５により、出力信号ＮＡＤＣＬＫが次にＬレベルとなるタイミングＴ２５でラッチされる。ラッチ回路３４および３５は同じ構成を有し、各ゲート入力端子には同じ信号が入力されるので、各ラッチ回路３４および３５の各出力信号ＳＯＵＴおよびＳＸＯＵＴの間に生じるスキューは極めて少ない。また、このタイミングＴ２５は、入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨレベルとなる期間の開始タイミングとなるため、内部セレクタ回路２０はこの期間内に切り替え動作を行うことが可能となる。

従って、図５の構成の切り替え制御回路３０ａを用いることにより、図１の場合と比較して波形の崩れが生じにくくなり、高周波の入力クロック信号に対する切り替え動作時の安定性をより向上させることができる。

なお、以上の実施の形態では、例として８相の入力クロック信号から１つを任意に切り替えて出力するクロック切り替え回路について説明したが、例えば、図１のような８入力のクロック切り替え回路を複数組み合わせた８ｎ相（ただし、ｎは２以上の整数）の入力クロック信号に対する切り替え回路にも、本発明を適用することが可能である。

図７は、その一例として、１６相の入力クロック信号を切り替えて出力するクロック切り替え回路の構成例を示す図である。
図７に示すクロック切り替え回路は、１６相のクロック信号ＩＣＬＫ１〜１６から、４ビットの選択信号ＩＣＯＤＥ［３：０］に応じて１つを選択し、出力クロック信号ＯＣＬＫとして出力する。この回路は、同一構造を有する１５個のセレクタ回路４１〜５５を具備し、これらは上述したような切り替え制御回路をそれぞれ具備している。

このクロック切り替え回路では、クロック信号ＩＣＬＫ１〜８に対しては、セレクタ回路４１〜４４，４９，５０および５３により８入力１出力のクロック切り替え回路が構成されている。また、クロック信号ＩＣＬＫ９〜ＩＣＬＫ１６に対しても、セレクタ回路４５〜４８，５１，５２および５４により同様の８入力１出力のクロック切り替え回路が構成されている。そして、これらの２つの回路の出力信号が、さらにセレクタ回路５５により切り替えられることで、１６入力１出力のクロック切り替え回路が実現されている。

また、選択信号ＩＣＯＤＥ［０］はセレクタ回路４１，４３，４５および４７の制御端子に入力され、その反転信号はセレクタ回路４２，４４，４６および４８の制御端子に入力される。さらに、選択信号ＩＣＯＤＥ［１］はセレクタ回路４９および５１の制御端子に入力され、その反転信号はセレクタ回路５０および５２の制御端子に入力される。また、選択信号ＩＣＯＤＥ［２］はセレクタ回路５３の制御端子に入力され、その反転信号はセレクタ回路５４の制御端子に入力される。そして、選択信号ＩＣＯＤＥ［３］はセレクタ回路５５の制御端子に入力される。このような構成により、選択信号ＩＣＯＤＥ［３：０］としてグレイコードを用い、その数値を増減することにより、クロック信号ＩＣＬＫ１〜ＩＣＬＫ１６のうち隣接するものを順次選択することが可能となっている。

このようなクロック切り替え回路においても、上述した切り替え制御回路を各セレクタ回路４１〜５５が具備することにより、入力クロック信号が高周波となった場合にも、出力クロック信号ＯＣＬＫにおけるグリッジの発生を防止することができる。

また、以上の実施の形態では、選択信号としてグレイコードが用いられる場合について説明したが、これに限らず、様々な選択信号を用いて動作するクロック切り替え回路に本発明を適用することが可能である。さらに、本発明は、上記構成に限らず、２入力１出力のセレクタ回路を組み合わせた構成を有し、各セレクタ回路に対してともにＨレベルとなる期間が存在するクロック信号が入力されるような多相クロックに対する切り替え回路に適用することができる。

（付記１） 同周波数でそれぞれ位相の異なる多相入力クロック信号から１つを選択して出力するクロック切り替え回路において、
前記多相入力クロック信号のうちの２つの入力を受けて１つのクロック信号をそれぞれ選択的に出力する第１〜第４のセレクタ回路部と、
前記第１〜第４のセレクタ回路部の出力クロック信号のうちの２つの入力を受けて１つのクロック信号をそれぞれ選択的に出力する第５および第６のセレクタ回路部と、
前記第５および第６のセレクタ回路部の出力クロック信号から１つを選択的に出力する第７のセレクタ回路部と、
を有し、
前記第１〜第７のセレクタ回路部は、
２つの入力クロック信号のうちの１つを選択的に出力する内部セレクタ回路と、
前記内部セレクタ回路の切り替え動作を制御する選択信号を、前記内部セレクタ回路への入力クロック信号がともにＨレベルとなる期間の開始タイミングでラッチして前記内部セレクタ回路に供給する切り替え制御回路と、
をそれぞれ具備することを特徴とするクロック切り替え回路。

（付記２） 前記切り替え制御回路は、
前記期間を検出する論理ゲート回路と、
前記論理ゲート回路の出力信号を基に前記選択信号をラッチするラッチ回路と、
を有することを特徴とする付記１記載のクロック切り替え回路。

（付記３） 前記論理ゲート回路は入力信号の論理積をとり、
前記ラッチ回路は、前記論理ゲート回路からの出力信号の立ち上がりタイミングで前記選択信号をラッチして前記内部セレクタ回路の切り替えタイミングを与えるフリップフロップ回路を具備する、
ことを特徴とする付記２記載のクロック切り替え回路。

（付記４） 前記論理ゲート回路は入力信号の排他的論理積をとり、
前記ラッチ回路は、前記論理ゲート回路からの出力信号の立ち下がりタイミングで前記選択信号をラッチして前記内部セレクタ回路の切り替えタイミングを与えるフリップフロップ回路を具備する、
ことを特徴とする付記２記載のクロック切り替え回路。

（付記５） 前記内部セレクタ回路は、正論理制御端子および負論理制御端子の入力信号に応じて切り替え動作を行い、
前記切り替え制御回路において、
前記論理ゲート回路は入力信号の排他的論理積をとり、
前記ラッチ回路は、
前記論理ゲート回路からの出力信号の立ち上がりタイミングで前記選択信号をラッチする第１のフリップフロップ回路と、
前記論理ゲート回路からの出力信号の立ち上がりタイミングで、前記第１のフリップフロップ回路の正論理データ出力端子からの信号をラッチして、出力信号を前記内部セレクタ回路の正論理制御端子に供給する第２のフリップフロップ回路と、
前記論理ゲート回路からの出力信号の立ち上がりタイミングで、前記第１のフリップフロップ回路の負論理データ出力端子からの信号をラッチして、出力信号を前記内部セレクタ回路の負論理制御端子に供給する第３のフリップフロップ回路と、
を具備することを特徴とする付記２記載のクロック切り替え回路。

（付記６） 前記第１〜第７のセレクタ回路部の切り替え動作を制御するための複数ビットからなる制御信号の入力を受け、前記制御信号のうち、下位１ビット目の信号で前記第１および第３のセレクタ回路部を制御し、下位１ビット目の反転信号で前記第２および第４のセレクタ回路部を制御し、下位２ビット目の信号で前記第５のセレクタ回路部を制御し、下位２ビット目の反転信号で前記第６のセレクタ回路を制御し、下位３ビット目の信号で前記第７のセレクタ回路を制御するようにされたことを特徴とする付記１記載のクロック切り替え回路。

（付記７） 前記制御信号はグレイコードから構成されることを特徴とする付記６記載のクロック切り替え回路。
（付記８） 前記第１〜第７のセレクタ回路部からなる８入力１出力のクロック切り替え回路をｎ組（ただし、ｎは２以上の整数）だけ具備して、８ｎ相の入力クロック信号から１つを選択して出力することを特徴とする付記１記載のクロック切り替え回路。

（付記９） 同周波数でそれぞれ位相の異なる２つの入力クロック信号から１つを選択して出力するクロック切り替え回路において、
前記入力クロック信号のうちの１つを選択的に出力する内部セレクタ回路と、
前記内部セレクタ回路の切り替え動作を制御する選択信号を、前記入力クロック信号がともにＨレベルとなる期間の開始タイミングでラッチして前記内部セレクタ回路に供給する切り替え制御回路と、
を有することを特徴とするクロック切り替え回路。

（付記１０） 前記切り替え制御回路は、
前記期間を検出する論理ゲート回路と、
前記論理ゲート回路の出力信号を基に前記選択信号をラッチするラッチ回路と、
を有することを特徴とする付記９記載のクロック切り替え回路。

（付記１１） 前記論理ゲート回路は入力信号の論理積をとり、
前記ラッチ回路は、前記論理ゲート回路からの出力信号の立ち上がりタイミングで前記選択信号をラッチして前記内部セレクタ回路の切り替えタイミングを与えるフリップフロップ回路を具備する、
ことを特徴とする付記１０記載のクロック切り替え回路。

（付記１２） 前記論理ゲート回路は入力信号の排他的論理積をとり、
前記ラッチ回路は、前記論理ゲート回路からの出力信号の立ち下がりタイミングで前記選択信号をラッチして前記内部セレクタ回路の切り替えタイミングを与えるフリップフロップ回路を具備する、
ことを特徴とする付記１０記載のクロック切り替え回路。

（付記１３） 前記内部セレクタ回路は、正論理制御端子および負論理制御端子の入力信号に応じて切り替え動作を行い、
前記切り替え制御回路において、
前記論理ゲート回路は入力信号の排他的論理積をとり、
前記ラッチ回路は、
前記論理ゲート回路からの出力信号の立ち上がりタイミングで前記選択信号をラッチする第１のフリップフロップ回路と、
前記論理ゲート回路からの出力信号の立ち上がりタイミングで、前記第１のフリップフロップ回路の正論理データ出力端子からの信号をラッチして、出力信号を前記内部セレクタ回路の正論理制御端子に供給する第２のフリップフロップ回路と、
前記論理ゲート回路からの出力信号の立ち上がりタイミングで、前記第１のフリップフロップ回路の負論理データ出力端子からの信号をラッチして、出力信号を前記内部セレクタ回路の負論理制御端子に供給する第３のフリップフロップ回路と、
を具備することを特徴とする付記１０記載のクロック切り替え回路。

本発明の実施の形態に係るクロック切り替え回路内の各セレクタの内部構成例を示す回路図である。 本発明の実施の形態に係るクロック切り替え回路の全体構成を示す回路図である。 内部セレクタの第１の内部構成例を示す回路図である。 本発明の実施の形態に係る切り替え制御回路におけるクロック切り替え時の波形例を示すタイミングチャートである。 内部セレクタの第２の内部構成例を示す回路図である。 図５に示した切り替え制御回路におけるクロック切り替え時の波形例を示すタイミングチャートである。 １６相の入力クロック信号を切り替えて出力するクロック切り替え回路の構成例を示す図である。 従来のクロック切り替え回路の回路構成例を示す図である。 クロック切り替え回路に入力される８相のクロック信号の波形例を示す図である。 従来のクロック切り替え回路におけるクロック切り替え時の波形例を示すタイミングチャートである。 従来のクロック切り替え回路における誤動作時の波形例を示すタイミングチャートである。

符号の説明

１１〜１７ セレクタ回路
２０ 内部セレクタ回路
２１，２２ クロックドバッファ
２３ インバータ
３０ 切り替え制御回路
３１ ＡＮＤ（論理積）ゲート回路
３２ ＦＦ（フリップフロップ）回路

Claims (10)

1. 同周波数でそれぞれ位相の異なる多相入力クロック信号から１つを選択して出力するクロック切り替え回路において、
   前記多相入力クロック信号のうちの２つの入力を受けて１つのクロック信号をそれぞれ選択的に出力する第１〜第４のセレクタ回路部と、
   前記第１〜第４のセレクタ回路部の出力クロック信号のうちの２つの入力を受けて１つのクロック信号をそれぞれ選択的に出力する第５および第６のセレクタ回路部と、
   前記第５および第６のセレクタ回路部の出力クロック信号から１つを選択的に出力する第７のセレクタ回路部と、
   を有し、
   前記第１〜第７のセレクタ回路部は、
   ２つの入力クロック信号のうちの１つを選択的に出力する内部セレクタ回路と、
   前記内部セレクタ回路の切り替え動作を制御する選択信号を、前記内部セレクタ回路への入力クロック信号がともにＨレベルとなる期間の開始タイミングでラッチして前記内部セレクタ回路に供給する切り替え制御回路と、
   をそれぞれ具備することを特徴とするクロック切り替え回路。
2. 前記切り替え制御回路は、
   前記期間を検出する論理ゲート回路と、
   前記論理ゲート回路の出力信号を基に前記選択信号をラッチするラッチ回路と、
   を有することを特徴とする請求項１記載のクロック切り替え回路。
3. 前記論理ゲート回路は入力信号の論理積をとり、
   前記ラッチ回路は、前記論理ゲート回路からの出力信号の立ち上がりタイミングで前記選択信号をラッチして前記内部セレクタ回路の切り替えタイミングを与えるフリップフロップ回路を具備する、
   ことを特徴とする請求項２記載のクロック切り替え回路。
4. 前記論理ゲート回路は入力信号の排他的論理積をとり、
   前記ラッチ回路は、前記論理ゲート回路からの出力信号の立ち下がりタイミングで前記選択信号をラッチして前記内部セレクタ回路の切り替えタイミングを与えるフリップフロップ回路を具備する、
   ことを特徴とする請求項２記載のクロック切り替え回路。
5. 前記内部セレクタ回路は、正論理制御端子および負論理制御端子の入力信号に応じて切り替え動作を行い、
   前記切り替え制御回路において、
   前記論理ゲート回路は入力信号の排他的論理積をとり、
   前記ラッチ回路は、
   前記論理ゲート回路からの出力信号の立ち上がりタイミングで前記選択信号をラッチする第１のフリップフロップ回路と、
   前記論理ゲート回路からの出力信号の立ち上がりタイミングで、前記第１のフリップフロップ回路の正論理データ出力端子からの信号をラッチして、出力信号を前記内部セレクタ回路の正論理制御端子に供給する第２のフリップフロップ回路と、
   前記論理ゲート回路からの出力信号の立ち上がりタイミングで、前記第１のフリップフロップ回路の負論理データ出力端子からの信号をラッチして、出力信号を前記内部セレクタ回路の負論理制御端子に供給する第３のフリップフロップ回路と、
   を具備することを特徴とする請求項２記載のクロック切り替え回路。
6. 前記第１〜第７のセレクタ回路部の切り替え動作を制御するための複数ビットからなる制御信号の入力を受け、前記制御信号のうち、下位１ビット目の信号で前記第１および第３のセレクタ回路部を制御し、下位１ビット目の反転信号で前記第２および第４のセレクタ回路部を制御し、下位２ビット目の信号で前記第５のセレクタ回路部を制御し、下位２ビット目の反転信号で前記第６のセレクタ回路を制御し、下位３ビット目の信号で前記第７のセレクタ回路を制御するようにされたことを特徴とする請求項１記載のクロック切り替え回路。
7. 前記第１〜第７のセレクタ回路部からなる８入力１出力のクロック切り替え回路をｎ組（ただし、ｎは２以上の整数）だけ具備して、８ｎ相の入力クロック信号から１つを選択して出力することを特徴とする請求項１記載のクロック切り替え回路。
8. 同周波数でそれぞれ位相の異なる２つの入力クロック信号から１つを選択して出力するクロック切り替え回路において、
   前記入力クロック信号のうちの１つを選択的に出力する内部セレクタ回路と、
   前記内部セレクタ回路の切り替え動作を制御する選択信号を、前記入力クロック信号がともにＨレベルとなる期間の開始タイミングでラッチして前記内部セレクタ回路に供給する切り替え制御回路と、
   を有することを特徴とするクロック切り替え回路。
9. 前記切り替え制御回路は、
   前記期間を検出する論理ゲート回路と、
   前記論理ゲート回路の出力信号を基に前記選択信号をラッチするラッチ回路と、
   を有することを特徴とする請求項８記載のクロック切り替え回路。
10. 前記論理ゲート回路は入力信号の論理積をとり、
    前記ラッチ回路は、前記論理ゲート回路からの出力信号の立ち上がりタイミングで前記選択信号をラッチして前記内部セレクタ回路の切り替えタイミングを与えるフリップフロップ回路を具備する、
    ことを特徴とする請求項９記載のクロック切り替え回路。
    

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