DE3237312A1

DE3237312A1 - DC converter with two limit value sensors

Info

Publication number: DE3237312A1
Application number: DE19823237312
Authority: DE
Inventors: Eckhard 7151 Allmersbach Grünsch
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1982-10-08
Filing date: 1982-10-08
Publication date: 1984-04-12
Also published as: DE3237312C2

Abstract

The switching transistor (Ts) of the DC converter is regulated as a function of the output voltage (UA) of the converter, via a pulse-width modulator (PBM). In order to overcome the regulation delay of the pulse-width modulator (PBM) in the event of step-function load-current changes, two limit value sensors (K1, K2) are provided which switch the switching transistor off without a delay or which hold said switching transistor switched on at the maximum possible duty cycle (Fig. 1) in the event of the output voltage (UA) falling below or rising above a predetermined regulation range, respectively. <IMAGE>

Description

Gleichspannungswandler mit zwei Grenzwertgebern DC / DC converter with two limit switches

Die Erfindung betrifft einen fremdgesteuerten Gleichspannungswandler mit einem Schaltregler, wobei der Schalttransistor des Gleichspannungswandlers über einen Pulsdauermodulator gesteuert ist, dem als Kriterium zur Beeinflussung der Einschaltdauer des Schalttransistors ein von der Ausgangsspannung abgeleitetes Sinal zugeführt ist, und wobei zwei Grenzwertgeber vorhanden sind von denen der erste den Schalttransistor des Wandlers unter Umgehung des Pulsdauermodulators im geöffneten Zustand hält, wenn ein von der Ausgangsspannung des Wandlers abgeleitetes Signal den Schwellwert dieses ersten Grenzwertgebers überschreitet.The invention relates to an externally controlled DC voltage converter with a switching regulator, the switching transistor of the DC-DC converter over a pulse duration modulator is controlled, which is used as a criterion for influencing the Duty cycle of the switching transistor is a signal derived from the output voltage is supplied, and two limit switches are present of which the first the switching transistor of the converter while bypassing the pulse duration modulator in the open State holds when a signal derived from the output voltage of the converter exceeds the threshold value of this first limit indicator.

Ein solcher Gleichspannungswandler ist beispielsweise bekannt aus der Produktspezifikation "Am 6301, Switching Power Supply Controller", Advanced Micro Devices, 5/82 ABI-1946, Bild ABI-025 in Verbindung mit Bild ABI-020. Ein Pulsdauermodulator vergleicht dort ein zur Ausgangsspannung des Wandlers proportionales Signal mit einem Ausgangssignal eines Sägezahngenerators und beeinflußt die Einschaltdauer des Schalttransistors in Abhängigkeit von der Höhe der Ausgangspannung des Wandlers.Such a DC voltage converter is known from, for example the product specification "Am 6301, Switching Power Supply Controller", Advanced Micro Devices, 5/82 ABI-1946, Figure ABI-025 in conjunction with Figure ABI-020. A pulse duration modulator compares a signal proportional to the output voltage of the converter an output signal of a sawtooth generator and influences the duty cycle of the switching transistor as a function of the level of the output voltage of the converter.

Ist die Ausgangsspannung des Wandlers zu hoch, wird der Schalttransistor über einen Grenzwertgeber abgeschaltet bis nach Reduzierung der Ausgangsspannung ein sanftes Einschalten wieder ermöglicht wird.If the output voltage of the converter is too high, the switching transistor will switched off via a limit switch until after discount of Output voltage a smooth switch-on is enabled again.

Aus der DE-OS 26 39 944, Fig. 5, ist es zwar wie aus der zuvor erwähnten Produktspezifikation bekannt im Regelkreis des Wandlers einen Pulsbreitenmodulator und Grenzwertgeber zur Auswertung der Ausgangsspannung des Wandlers vorzusehen, jedoch ergeben sich dort keine Anhaltspunkte wie die Grenzwertgeber hinsichtlich eines günstigen Lastsprungverhaltens mit dem Schalttransistor, bzw. dem Pulsbreitenmodulator, zu verknüpfen sind.From DE-OS 26 39 944, Fig. 5, it is indeed as from the aforementioned Product specification known in the converter control loop a pulse width modulator and limit switches to evaluate the output voltage of the converter, however, there are no clues like the limit indicators with regard to this a favorable load jump behavior with the switching transistor or the pulse width modulator, are to be linked.

Da sich im Regelkreis von Gleichspannungswandlern immer Integrat:ionsglieder befinden, ist die Regelgeschwindigkeit dieser Wandler begrenzt. Aus diesem Grunde kommt es bei sprungartigen Las.tstromänderungen zu mehr oder weniger großen Spannungseinbrüchen, bzw. Überschwingen der Ausgangsspannung. Durch Erhöhung der Verstärkung im Regelkreis könnte dieses Verhalten verbessert werden, jedoch wächst hierbei die Gefahr der Schwingneigung und die Störanfälligkeit des Wandlers.Since there are always integration elements in the control circuit of DC voltage converters are located, the control speed of these converters is limited. For this reason In the case of sudden changes in the load current, there are more or less large voltage drops, or overshoot of the output voltage. By increasing the gain in the control loop this behavior could be improved, but the risk of The tendency to oscillate and the susceptibility of the converter to failure.

Aufgabe der Erfindung ist es daher einen Gleìchspannungswandler der eingangs genannten Art anzugeben, der ein verbessertes Verhalten hinsichtlich sprungartiger Laststromänderungen aufweist, ohne daß dabei die Stabilität des Regelkreises vermindert wird.The object of the invention is therefore a DC voltage converter Specify the type mentioned at the beginning, which provides an improved behavior with regard to jumps Has load current changes without reducing the stability of the control loop will.

Erfindungsgemäß wird diese Aufgabe durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst.According to the invention, this object is achieved by the characterizing features of claim 1 solved.

In den Unteransprüchen sind vorteilhafte Ausgestaltungen der Erfindung angegeben.Advantageous embodiments of the invention are set out in the subclaims specified.

Die Erfindung geht davon aus, daß schnelle Laststromänderungen und damit verbundene Ausgangsspannungsänderungen durch den mit Integrationsverhalten behafteten Pulsdauermodulator nur verzögert an den Schalttransistor weitergegeben werden.The invention assumes that rapid changes in load current and associated output voltage changes due to the integration behavior affected pulse duration modulator is only passed on to the switching transistor with a delay will.

Bei der Erfindung wird diese Trägheit des Regelkreises durch zwei direkt auf den Schalttransistor einwirkende Grenzwertgeber umgangen.In the invention, this inertia of the control loop is by two Limit switches acting directly on the switching transistor bypassed.

Überschreitet der ausgangsseitige Gleichspannungsmittelwert des Wandlers die Schaltschwelle der ersten Grenzwertgeber, so wird der Regelkreis unverzögert unterbrochen und der Schalttransistor so lange im geöffneten Zustand gehaltene bis die die Ausgangsspannung diese Schaltschwelle wieder unterschreitet. Wenn der ausgangsseitige Gleichspannungsmittelwert bei Belastung des Ausganges den Schwellwert des zweiten Grenzwertgebers unterschreitet, so unterbricht der zweite Grenzwertgeber unverzögert den Regelkreis und greift so in die Steuerschaltung des Schalttransistors ein, daß dieser mit dem maximal möglichen Tastverhältnis im Einschaltzustand gehalten wird und damit den maximal möglichen Strom an den Ausgang liefert. Steigt die Ausgangsspannung wieder über die Schaltschwelle des zweiten Grenzwertgebers, so wird der Regelkreis wieder geschlossen und die Ausgangsspannung über den Pulsdauermodul«-tor auf einen konstanten Wert geregelt.If the output-side DC voltage mean value of the converter is exceeded the switching threshold of the first limit value transmitter, the control loop is instantaneous interrupted and the switching transistor held in the open state until which the output voltage falls below this switching threshold again. If the output side DC mean value when the output is loaded is the threshold value of the second Limit value transmitter falls below, the second limit value transmitter interrupts without delay the control loop and intervenes in the control circuit of the switching transistor that this is kept in the switched-on state with the maximum possible pulse duty factor and thus delivers the maximum possible current to the output. The output voltage increases again above the switching threshold of the second limit indicator, the control loop becomes closed again and the output voltage via the pulse duration module gate to one constant value regulated.

Die Ausgangsspannung wird daher auch bei großen sprungartigeh Laständerungen nur geringfügig unter- bzw. überschwingen.The output voltage is therefore even with large sudden changes in load only slightly undershoot or overshoot.

Durch geeignete Vorgabe des Regelbereichs - Abstand zwischen den Schwellwerten der Grenzwertgeber - auf etwa 10 % bezogen auf den ausgangsseitigen Gleichspannungsmittelwert, läßt sich das verbleibende Über- bzw. Unterschwingen sehr gering halte, Anhand der Zeichnungen wird die Erfindung nun näher erläutert.By appropriately specifying the control range - distance between the threshold values the limit indicator - to about 10% based on the output-side DC voltage mean value, the remaining overshoot or undershoot can be kept very low, based on the Drawings the invention will now be explained in more detail.

Es zeigen: Fig. 1 ein Schaltbild des erfindungsgemäßen Wandlers, Fig. 2 Pulszeitdiagramme für Signale des Wandlers bei normalem Regelbetrieb, Fig. 3 Pulszeitdiagramme für Signale des Wandlers bei zu tiefer Ausgangs spannung und Fig. 4 Pulszeitdiagramme für Signale des Wandlers bei zu hoher Ausgangsspannung Gemäß Fig. 1 liegt die Eingangsspannungsquelle UE des Wandlers parallel zur Serienschaltung aus der Primärwicklung w1 des Transformators Tr, der Primärwicklung w3 des Strommeßwandlers MW und der Schaltstrecke des Schalttransistors Ts.They show: FIG. 1 a circuit diagram of the converter according to the invention, FIG. 2 pulse time diagrams for signals from the converter during normal control operation, FIG. 3 pulse time diagrams for signals from the converter when the output voltage is too low and Fig. 4 pulse time diagrams for signals from the converter when the output voltage is too high According to Fig. 1 the input voltage source UE of the converter is parallel to the series circuit from the primary winding w1 of the transformer Tr, the primary winding w3 of the current transducer MW and the switching path of the switching transistor Ts.

Die Sekundärwicklung w2 des Transformators Tr ist über den Gleichrichter Gr1 mit dem ausgangsseitigen Lastwiderstand RL verbunden, dem der Glättungskondensator Cg parallel geschaltet ist. Der als Komparator ausgebildete Pulsdauermodulator PBM ist bezüglich seines nichtinvertierenden Eingangs über den Widerstand R1 mit der die Ausgangsspannung führenden klemme Kl verbunden. Der invertierende Eingang des Pulsdauermodulators PBM ist mit der Serienschaltung, bestehend aus dem Strommeßwiderstand RM und der Referenzspannungsquelle Uref verbunden. Die Spannung, die am Strommeßwiderstand RM auftritt, baut sich folgendermaßen auf: Über die Primärwicklung w3 des Strommeßwandlers MW wird der Primärstrom Ip des Wandlers erfasst. An der Sekundärwicklung steht eine zu diesem Strom proportionale Spannung zur Verfügung, die mittels Gleichrichter Gr2 gleichgerichtet wird und am Strommeßwiderstand RM abfällt. Die Serienschaltung aus Gleichrichter Gr3 und Zenerdiode Dz dient zur Entmagnetisierung des Strommeßwandlers MW. In der Schaltung von Eig. 1 sind an ausgewählten Stellen signalführende Leitungen mit grossen Buchstaben bezeichnet, deren zugehörige Signale mit gleicher Bezeichnung in den Figuren 2, 3 und 4 dargestellt sind.The secondary winding w2 of the transformer Tr is via the rectifier Gr1 connected to the output-side load resistor RL, which is the smoothing capacitor Cg is connected in parallel. The pulse duration modulator PBM designed as a comparator is related to its non-inverting input via resistor R1 with the the terminal Kl carrying the output voltage is connected. The inverting input of the Pulse duration modulator PBM is connected in series, consisting of the current measuring resistor RM and the reference voltage source Uref connected. The voltage at the current measuring resistor RM occurs, is built up as follows: Via the primary winding w3 of the current transducer MW the primary current Ip of the converter is recorded. There is a on the secondary winding A voltage proportional to this current is available, which is generated by means of a rectifier Gr2 is rectified and drops across the current measuring resistor RM. The series connection consisting of rectifier Gr3 and Zener diode Dz is used to demagnetize the current transducer MW. In the circuit of Eig. 1 are signal-carrying lines at selected points marked with capital letters, the associated signals with the same designation are shown in Figures 2, 3 and 4.

Der zeitliche Verlauf des Primärstromes Ip ist in Fig. 2, 1.The time course of the primary current Ip is shown in FIGS. 2, 1.

Zeile, dargestellt. Der Taktimpuls des Taktgenerators ist in Fig. 2, Zeile B, dargestellt. Der Primärstrom Ip hat zum Zeitpunkt TO eine Anfangshöhe IO, die von der Gleichstromvormagnetisierung des Transformators Tr abhängig ist. Zum Zeitpunkt T1 wird der Schalttransistor durch ein Signal des Pulsdauermodulators PBM gesperrt, vgl. Zeile B in Fig. 2 und bleibt durch High-Potential an den Eingängen A und C des NOR-Gatters L2 bis zum Zeitpunkt T3 gesperrt, vgl. Zeile A und E in Fig. 2.Line, shown. The clock pulse of the clock generator is shown in Fig. 2, line B. The primary current Ip has an initial level at the time TO IO, which is dependent on the DC bias of the transformer Tr. At time T1, the switching transistor is activated by a signal from the pulse duration modulator PBM blocked, see line B in Fig. 2 and remains at the inputs due to high potential A and C of NOR gate L2 blocked until time T3, see lines A and E in Fig. 2.

Die invertierenden Eingänge der Grenzwertgeber K1 und K2 liegen beide auf dem Potential der Referenzspannungsquelle Uref. Die nicht invertierenden Eingänge von K1 und K2 sind an einen Spannungsteiler für die Ausgangsspannung UA bestehend aus den Widerständen R2, R3 und R4 angeschlossen. Da in Fig. 2 der normale Regelzustand dargestellt ist, d.h. die Ausgangsspannung UA befindet sich im Regelbereich, überschreitet die Spannung am nichtinvertierenden Eingang von K1 nicht den Schwellwert. Der Grenzwertgeber K1 führt deshalb an seinem Ausgang Low-Potential, vgl. Fig. 2, Zeile G. Der Grenzwertgtber K2 hingegen führt an seinem Ausgang High-Potential, da die Spannung am nichtinvertierenden Eingang jene am invertierender> Eingang übersteigt, vgl. Fig. 2, Zeile F. Der Ausgang von K1 ist direkt mit dem NOR-Gatter L2 verbunden. Der Ausgang von sowie der Ausgang des Pulsbreitenmodulators PBM ist mit je elnem Eingang der UND-Schaltung L1 verbunden. Da der Ausgang von K2 dauernd High-Potential führt und auch der Pulsbreitenmodulator PBM ab dem Zeitpunkt T1 für kurze Zeit High-Potential führt, vgl. Fig. 2, Zeile B, führt der Ausgang Q des Speicherflipflops FF1 ebenfalls High-Potential, vgl. Fig. 2, Zeile C und hält den Schalttransistor Ts über das NOR-Gatter L2 gesperrt. Erst ein Rücksetzimpuls des Taktgenerators TG, vgl.The inverting inputs of the limit switches K1 and K2 are both located at the potential of the reference voltage source Uref. the not inverting The inputs of K1 and K2 are connected to a voltage divider for the output voltage UA consisting of the resistors R2, R3 and R4 connected. Since in Fig. 2 the normal Control state is shown, i.e. the output voltage UA is in the control range, if the voltage at the non-inverting input of K1 does not exceed the threshold value. The limit value transmitter K1 therefore has low potential at its output, see. Fig. 2, Line G. The limit value detector K2, on the other hand, has high potential at its output, because the voltage at the non-inverting input is that at the inverting> input 2, line F. The output of K1 is directly connected to the NOR gate L2 connected. The output of as well as the output of the pulse width modulator PBM is connected to each input of the AND circuit L1. Since the output of K2 is permanent High potential leads and so does the pulse width modulator PBM from time T1 for For a short time high potential leads, see Fig. 2, line B, the output Q of the memory flip-flop leads FF1 also high potential, see Fig. 2, line C and holds the switching transistor Ts blocked via NOR gate L2. Only a reset pulse from the clock generator TG, see.

Fig. 2, Zeile A, kurz vor dem Zeitpunkt T3 gibt das Speicherflipflop FF1 zur Anderung seines Ausgangszustandes frei. Zum Zeitpunkt T3, dem Beginn einer neuen Schaltperiode T, beginnt der Primärstrom Ip wieder zu fließen, vgl. Fig. 2, 1. Zeile und Zeile E.Fig. 2, line A, shortly before time T3, there is the memory flip-flop FF1 is free to change its initial state. At time T3, the beginning of a new switching period T, the primary current Ip begins to flow again, see. Fig. 2, 1st line and line E.

Damit der Schalttransistor Ts nicht nach Ablauf einer Halbperiode T/2 sondern erst nach Ablauf einer vollen Periode T wieder eingeschaltet wird, ist der Ausgang des TaktgeneratorE TG über einen Frequenzteiler in Form des Flip-Flops FF2 mit dem Setzeingang S des Speicherflipflops FF1 verbunden. Das Ausgangssignal des Flip-Flops FF1 ist in Fig. 2, Zeile D, dar gestellt. *, In Fig. 3 ist ein Pulszeit-Diagramm dargestellt für den Fall, daß die Ausgangsspannung zu tief wird, d.h. der Schwellwert des zweiten Komparators K2 unterschritten wird. Dieser Fall kann beispielsweise durch einen Lastsprung von Leerlauf auf maximale Last eintreten. In der ersten Zeile von Fig. 3 ist der zeitliche Verlauf der Ausgangsspannung UA des Wandlers dargestellt und in der zweiten Zeile der zeitliche Verlauf des Primärstromes Ip. Zum Zeitpunkt Tx wird der Schwellpunkt des zweiten Grenzwertgebers K2 unterschritten. Der Ausgang des zweiten Grenzwertgebers K2 ändert das Potential von High (H) auf Low (L), vgl. Fig. 3, Zeile F. Erst zum Zeitpunkt Ty wenn die Ausgangs spannung UA wieder den Schwellwert von K2 übersteigt, springt das Ausgangssignal von K2 von Low auf High zurück. Der Taktimpuls des Taktgenerators TG ist in Fig. 3, Zeile A dargestellt und zeigt keinen Unterschied zur entsprechenden Zeile in Fig. 2. Ebenso ist das Ausgangssignal des Frequenzteilers FF2 in Zeile D und das Ausgangssignal des ersten Komparators in Zeile G unverändert. Da der zweite Komparator K2 während der Zeit von Tx bis Ty am Ausgang Low-Potential führt, treten während dieser Zeit im Ausgang der UND-Schaltung L1 auch keine Impulse, Fig. -3, Zeile B, auf.So that the switching transistor Ts not after a half cycle T / 2 but is only switched on again after a full period T has elapsed the output of the clock generator E TG via a frequency divider in the form of the flip-flop FF2 connected to the set input S of the memory flip-flop FF1. The output signal of the flip-flop FF1 is shown in Fig. 2, line D, is shown. *, In Fig. 3 is a pulse time diagram shown for the case that the output voltage becomes too low, i.e. the threshold value of second comparator K2 is undershot. This case can for example by there is a load jump from idling to maximum load. On the first line of Fig. 3 shows the time course of the output voltage UA of the converter and in the second line the time profile of the primary current Ip. At the time Tx falls below the threshold of the second limit value transmitter K2. The exit of the second limit indicator K2 changes the potential from high (H) to low (L), cf. Fig. 3, line F. Only at the time Ty when the output voltage UA again Exceeds the threshold value of K2, the output signal of K2 jumps from low to high return. The clock pulse of the clock generator TG is shown in FIG. 3, line A. and shows no difference to the corresponding line in Fig. 2. It is the same Output signal of the frequency divider FF2 in line D and the output signal of the first Comparator in line G unchanged. Since the second comparator K2 during the time from Tx to Ty leads to low potential at the output, occur in the output during this time the AND circuit L1 also no pulses, Fig. -3, line B, on.

Die Einschaltimpulse für den Schalttransistor, Fig. 3, Zeile E, werden deshalb nicht wie beispielsweise im Regelbereich zu den Zeitpunkten Tn1, Tn2 oder Tn3 durch ein High-Signal am Ausgang Q des Speicherflipflops FF1 verkürzt. Sie erstrecken sich vielmehr fast über eine Halbperiode, weisen also das größtmöglichste Tastverhältnis auf, vom Auftreten eines Taktimpulses des Taktgenerators TG, beispielsweise zum Zeitpunkt Tm1, bis zum Auftreten eines nächsten Taktimpulses, beispielsweise zum Zeitpunkt Tm2 (Fig. 3, Zeile E).The switch-on pulses for the switching transistor, Fig. 3, line E, are therefore not as, for example, in the control range at times Tn1, Tn2 or Tn3 shortened by a high signal at output Q of memory flip-flop FF1. They extend rather, almost over half a period, so they have the greatest possible duty cycle on, from the occurrence of a clock pulse of the clock generator TG, for example to Time Tm1 until the occurrence of the next clock pulse, for example to Time Tm2 (Fig. 3, line E).

In Fig. 4 ist das Pulszeit-Diagramm für den Fall zu hoher Ausgangsspannung'dargestellt, d.h. der Schwellwert des ersten-Komarators K1 ist überschritten. Die Ausgänge beider Komparatoren K1 und K2 weisen dauernd High-Potential auf, vgl. Fig. 4, Zeilen F und G. Der Ausgang von K1 wirkt direkt auf das NOR-Gatter L2 ein, so daß der Schalttransistor keinen Einschaltimpuls erhält, vgl. Fig. 4, Zeile E. Es fließt daher auch kein Primärstrom:Ip, vgl. Fig. 4, 1. Zeile. Das zuvor beschriebene Ausführungsbeispiel wurde anhand eines Eintakt.' Sperrwandlers erläutert. Das erfindungsgemäße Prinzip mit Pulsdauersteuerung und zwei Schwellwertkomparatoren zur Um hung der Regelung bei zu hohen oder zu tiefen Ausgangsspan nungen läßt sich auch für Mehrtaktwandler benutzen. Bei einem Zweitaktwandler würde dann in Zeile E der Figuren 2 und 3 während einer Halbperiode ein erster Schalttransistor leitend sein und während der zweiten Halbperiode ein zweiter. Auch für Flußwandler und andere Wandlertypen läßt sich das erfindungsgemässe Prinzip sinngemäß anwenden. In Fig. 4 the pulse time diagram is shown for the case of excessively high output voltage, i.e. the threshold value of the first comparator K1 has been exceeded. The outputs of both Comparators K1 and K2 constantly have high potential, see FIG. 4, lines F. and G. The output of K1 acts directly on the NOR gate L2, so that the switching transistor does not receive a switch-on pulse, see Fig. 4, line E. Therefore, no primary current flows either: Ip, see Fig. 4, 1st line. That before described embodiment was based on a single beat. ' Flyback converter explained. The principle according to the invention with pulse duration control and two threshold value comparators to circumvent the regulation if the output voltage is too high or too low, it can also be used for multi-cycle converters use. In the case of a two-stroke converter, line E of FIGS. 2 and 3 would then be during a first switching transistor be conductive during a half cycle and during the second A second half period. Can also be used for flux transducers and other transducer types apply the principle according to the invention accordingly.

Claims

Claims> Externally controlled DC voltage converter with a switching regulator, the switching transistor of the DC voltage wacl lers over a pulse duration modulator is controlled, which is used as a criterion for influencing the Duty cycle of the switching transistor is a signal derived from the output voltage is supplied, and two limit switches are present, of which the first the switching transistor of the converter while bypassing the pulse duration modulator in the open State holds when a signal derived from the output voltage of the converter exceeds the threshold value of this first limit indicator, characterized in that that the second limit value transmitter (K2) is linked to the switching transistor (Ts) in this way is that the switching transistor (Ts) with a $ predetermined by a clock generator (TG) maximum key ratio switched on while bypassing the pulse width modulator (PWM) when a signal derived from the output voltage of the converter exceeds the threshold value of the second limit indicator (K2).

2. DC voltage converter according to claim 1, characterized in that that for the threshold value of the first limit indicator (K1) a value of 2 to 10% above the output-side DC mean value and for the threshold value of the second Limit value transmitter (K2) a value of 2 to 10% below the output-side DC voltage mean value of the converter is selected.

3. DC voltage converter according to claim 1 or 2, characterized by daduron, that a comparator is used for the pulse width modulator (3BM, whose non-inverting end The input is connected to the Ansev ~ U13 terminal carrying the output voltage and its inverting input to the series connection of a load current measuring resistor (RM) and a reference voltage source (Uref) is connected that the output of the as a pulse width modulator (? BM) serving comparator and the output of the second Limit switches (K2) linked to one another via a logical AND circuit (L1) are that the output of the logical AND circuit (L1) via one of the clock generator (TG) resettable memory flip-flop (FF1) with a first input of a logical NOR gate (L2) is connected that the clock generator (TG) both with a second Input of the logical NOR gate (L2) as well as a frequency divider (FF2) is connected to the set input (S) of the memory flip-flop (FF1) that the output the logical AND circuit (L1) with a third input of the logical NOR gate (L2) is connected that the output of the first limit indicator (K1) to the fourth Input of the logical NOR gate (L2) is connected and that the output of the logical NOR gate (L2) connected to the control input of the switching transistor (Ts) is.