Die
vorliegende Erfindung betrifft eine Vorrichtung und ein Verfahren
zur Regenerierung eines einen Jitter aufweisenden Taktsignals und
eine Vorrichtung und ein Verfahren zur Umwandlung eines Taktsignals
in ein mittelwertfreies Signal nach den Merkmalen der unabhängigen Patentansprüche.The
The present invention relates to an apparatus and a method
for regenerating a jitter-containing clock signal and
an apparatus and method for converting a clock signal
in a mean-free signal according to the features of the independent claims.
Die
Leistungsfähigkeit
eines Analog-Digital-(AD-)Umsetzers hängt unter anderem von der spektralen
Reinheit des dem AD-Umsetzer
zugeführten
Taktsignals ab. AD-Umsetzer benötigen
im Allgemeinen ein spektral sehr reines Taktsignal. Taktsignale
können
jedoch mit einem Jitter behaftet sein, welcher entweder im Zeitbereich
mit entsprechenden Dimensionseinheiten angegeben wird oder im Frequenzbereich
auch als Phasenrauschen bezeichnet und dementsprechend quantitativ
angegeben wird. Um ein spektral reines Taktsignal, beispielsweise
für einen
AD-Umsetzer, zu erhalten, ist es erstrebenswert, den Jitter des
Taktsignals weitgehend zu minimieren.The
capacity
of an analog-to-digital (AD) converter depends, among other things, on the spectral
Purity of the AD converter
supplied
Clock signal from. Need AD converter
generally a spectrally very pure clock signal. clock signals
can
however, be jittery, either in the time domain
is specified with corresponding dimension units or in the frequency domain
also referred to as phase noise and therefore quantitatively
is specified. To a spectrally pure clock signal, for example
for one
AD converter, it is worth striving to jitter of
Minimize clock signal largely.
Wenn
einem AD-Umsetzer ein mit einem Jitter behaftetes Taktsignal zugeführt wird,
so führt
dies in der Regel dazu, dass das Signal/Rausch-Verhältnis des
Ausgangssignals des AD-Umsetzers
sinkt. Da für
die Qualität
des Ausgangssignals des AD-Umsetzers zumeist bestimmte Spezifikationen
vorgegeben sind, so kann der Fall auftreten, dass diese Spezifikationen
hinsichtlich des Signal/Rausch-Verhältnisses nicht mehr eingehalten
werden können.
Es ist dann beispielsweise nicht mehr möglich, vom Kunden zur Verfügung gestellte
Taktsignale zu verwenden, die mit relativ ungünstigen Jitter-Eigenschaften behaftet
sind, die auf die Erzeugung der Taktsignale zurückzuführen sind.If
an AD converter is supplied with a jittered clock signal,
so leads
this usually causes the signal-to-noise ratio of the
Output signal of the AD converter
sinks. Therefore
the quality
the output signal of the AD converter usually certain specifications
are given, the case may occur that these specifications
no longer complied with regarding the signal-to-noise ratio
can be.
It is then no longer possible, for example, provided by the customer
Use clock signals that have relatively unfavorable jitter characteristics
are due to the generation of the clock signals.
Die
Druckschrift WO
2006/010898 A1 offenbart eine Anti-Jitterschaltung (AJS) zur Reduzierung von
Zeitjitter in einem Zug von Eingangspulsen. Die AJS umfasst einen
Integrator, einen Gleichspannungsentfernungsschaltkreis und einen
Vergleicher. Über
einen Feedbackpfad werden Phasenabweichungen des Zuges von Ausgangspulsen
im Bezug auf den Jitter ausgeglichen.The publication WO 2006/010898 A1 discloses an anti-jitter circuit (AJS) for reducing timing jitter in a train of input pulses. The AJS includes an integrator, a DC removal circuit and a comparator. A feedback path compensates phase deviations of the train of output pulses with respect to the jitter.
Die
Druckschrift WO
2006/056906 A2 offenbart einen Jitterreduzierungsschaltkreis
mit einem rücksetzbaren
Integrator, einem Vergleicher und einem Referenzdurchgangsermittler.
Ein Zug von Eingangspulsen wird im Integrator integriert und im
Vergleicher mit einem Referenzwert verglichen. Ein veränderter
Zug von integrierten Eingangspulsen wird dann auf Phasenabweichungen
ausgeglichen und im Referenzdurchgangsermittler wird ein Zeitintervall zwischen
zwei Durchgängen
des veränderten
Zuges integrierter Eingangspulse durch den Referenzwert ermittelt.
Der Integrator wird zwischen zwei Durchgängen zurückgesetzt.The publication WO 2006/056906 A2 discloses a jitter reducing circuit having a resettable integrator, a comparator and a reference passage determinator. A train of input pulses is integrated in the integrator and compared in the comparator with a reference value. An altered train of integrated input pulses is then compensated for phase deviations, and in the reference passage determiner a time interval between two passes of the changed train of integrated input pulses is determined by the reference value. The integrator is reset between two passes.
Die
Druckschrift DE 697
18 144 T2 offenbart eine Schaltung zur Verminderung von
Phasenrauschen in einer Eingangsimpulsfolge, welche eine Impulsgeneratoreinrichtung,
eine Gleichspannungsentfernungseinrichtung, einen Integrator und
einen Vergleicher umfasst. Aus der Eingangsimpulsfolge wird eine
modifizierte Impulsfolge mit Impulsen gleicher Länge generiert aus der mittels
der Gleichspannungsentfernungseinrichtung ein Gleichspannungspegel
entfernt wird. Danach wird eine integrierte Impulsfolge aus der
modifizierten Impulsfolge im Integrator gebildet, welche im Vergleicher
mit einem Bezugspegel verglichen wird und zur Erzeugung einer Ausgangsimpulsfolge
dient.The publication DE 697 18 144 T2 discloses a circuit for reducing phase noise in an input pulse train comprising a pulse generator means, a DC removal means, an integrator and a comparator. From the input pulse train, a modified pulse train with pulses of the same length is generated from which a DC voltage level is removed by means of the DC removal device. Thereafter, an integrated pulse train of the modified pulse train is formed in the integrator, which is compared in the comparator with a reference level and used to generate an output pulse train.
Die
Druckschrift US 3,719,834 offenbart
einen Taktgeberjitterberichtiger, welcher einen Zeitmesskondensator umfasst,
der zwischen zwei Taktgeberpulsen durch einen Gleichstrom geladen
wird. Der Zeitmesskondensator wird durch einen Taktgeberpuls schnell
entladen, was in einer konstanten Rücksetzspannung resultiert.
Die entstehende Sägezahnspannung
wird mit einem Gleichspannungspegel verglichen und Durchgangswerte
zur Erzeugung einer jitterreduzierten Ausgangspulsfolge verwendet.The publication US 3,719,834 discloses a clock jitter corrector that includes a timing capacitor that is charged between two clock pulses by a DC current. The timing capacitor is rapidly discharged by a clock pulse, resulting in a constant reset voltage. The resulting sawtooth voltage is compared to a DC level and pass values used to produce a jitter-reduced output pulse train.
Die
Druckschrift US 6,417,707
B1 offenbart einen Rauschreduzierungsschaltkreis, welcher
eine Gleichspannungsentfernungseinrichtung, einen Integrator, einen
Vergleicher und einen Pulserzeuger umfasst. Die Gleichspannungsentfernungseinrichtung
entfernt einen Gleichspannungspegel aus einer Eingangspulsfolge.
Der Integrator integriert die auf einen Gleichspannungspegel berichtigte
Eingangspulsfolge und übergibt
die integrierte Pulsfolge dem Vergleicher, der die Folge mit einem
Schwellwert vergleicht. Der Pulserzeuger erzeugt Pulse an den Stellen,
an denen der Vergleicher fehlende Pulse in der integrierten Pulsfolge
festgestellt hat.The publication US Pat. No. 6,417,707 B1 discloses a noise reduction circuit that includes a DC removal device, an integrator, a comparator, and a pulse generator. The DC removal means removes a DC level from an input pulse train. The integrator integrates the input pulse train corrected for a DC level and passes the integrated pulse train to the comparator, which compares the sequence to a threshold. The pulse generator generates pulses at the points where the comparator has detected missing pulses in the integrated pulse train.
Die
Druckschrift DE
10 2005 026 899 A1 offenbart eine Kompensationsschaltung
für einen durch
ein Taktsignal getakteten DA-Wandler zur Kompensation eines durch
einen Jitter des Taktsignales hervorgerufenen Jitters des DA-gewandelten Ausgangssignales.
Die Kompensationsschaltung umfasst eine Erfassungsschaltung und
eine Modellierungsschaltung. In der Erfassungsschaltung wird ein
Jitter des Taktsignales erfasst. Die Modellierungsschaltung erzeugt
ein modelliertes Jitterfehlersignal, welches des Jitter bei der
DA-Wandlung durch den DA-Wandler korrigiert.The publication DE 10 2005 026 899 A1 discloses a compensation circuit for a DA converter clocked by a clock signal for compensating a jitter of the DA converted output signal caused by a jitter of the clock signal. The compensation circuit comprises a detection circuit and a modeling circuit. In the detection circuit, a jitter of the clock signal is detected. The modeling circuit generates a modeled jitter error signal which corrects the jitter in DA conversion by the DA converter.
Ein
weiteres Problem im Stand der Technik besteht in der Verteilung
eines zentral generierten und rauscharmen Taktsignals auf einem
großen Chip,
da beispielsweise durch Übersprechen
zwischen den Leitungen ein ursprünglich
rauscharmes Taktsignal mit einem Jitter behaftet werden kann.Another problem in the prior art is the distribution of a centrally generated and low-noise clock signal on a large chip, since, for example, by crosstalk between the lines originally a low-noise Clock signal can be jittered with a jitter.
Vor
diesem Hintergrund wird in der vorliegenden Anmeldung eine Vorrichtung
und ein Verfahren zur Regenerierung eines einen Jitter aufweisenden Taktsignals
gemäß den unabhängigen Patentansprüchen angegeben,
mit welchen der Jitter eines Taktsignals mit relativ geringem Aufwand
und hoher Zuverlässigkeit
reduziert oder minimiert werden kann. Es wird in weiteren unabhängigen Patentansprüchen eine
Vorrichtung und ein Verfahren zur Umwandlung eines einen Jitter
aufweisenden Taktsignals in ein mittelwertfreies Signal angegeben.In front
This background is an apparatus in the present application
and a method of regenerating a clock signal having a jitter
according to the independent claims,
with which the jitter of a clock signal with relatively little effort
and high reliability
can be reduced or minimized. It is in further independent claims a
Apparatus and method for converting a jitter
indicated clock signal in a mean value free signal.
Eine
Vorrichtung zur Regenerierung eines einen Jitter aufweisenden Taktsignals
weist eine Einrichtung zur Umwandlung des Taktsignals in ein Signal
mit mindestens einer jitterfreien Flanke auf. Eine Vorrichtung zur
Umwandlung eines einen Jitter aufweisenden Taktsignals in ein mittelwertfreies
Signal weist eine Einrichtung zur Umwandlung des Taktsignals in
ein Signal mit mindestens einer jitterfreien Flanke und eine Einrichtung
zur Bestimmung einer Offset-Spannung des Signals und zur Übermittlung eines
Signals an die Umwandlungseinrichtung, welches eine Information über die
Offset-Spannung enthält.A
Device for regenerating a jitter signal
has means for converting the clock signal into a signal
with at least one jitter-free edge. A device for
Conversion of a jittered clock signal into a mean-free one
Signal comprises means for converting the clock signal into
a signal with at least one jitter-free edge and a device
for determining an offset voltage of the signal and for transmitting a
Signal to the conversion device, which information about the
Contains offset voltage.
Eine
Vorrichtung zur Messung des Jitters eines Taktsignals weist eine
Einrichtung zur Umwandlung des Taktsignals in ein Signal mit mindestens
einer jitterfreien Flanke und eine Einrichtung zur Messung eines
Momentanwerts des Signals auf.A
Apparatus for measuring the jitter of a clock signal has a
Device for converting the clock signal into a signal with at least
a jitter-free edge and means for measuring a
Instantaneous value of the signal.
Bei
einem Verfahren zur Regenerierung eines einen Jitter aufweisenden
Taktsignals wird das Taktsignal in ein Signal mit mindestens einer
jitterfreien Flanke umgewandelt.at
a method of regenerating a jitter
Clock signal will turn the clock signal into a signal with at least one
jitter-free flank converted.
Bei
einem Verfahren zur Umwandlung eines einen Jitter aufweisenden Taktsignals
in ein mittelwertfreies Signal mit mindestens einer jitterfreien Flanke
wird ein Taktsignal in ein Signal umgewandelt und es wird eine Offset-Spannung
des Signals bestimmt, welche für
eine Regelung des Umwandelns des Taktsignals verwendet wird.at
a method of converting a clock signal having a jitter
in a mean-free signal with at least one jitter-free edge
a clock signal is converted into a signal and it becomes an offset voltage
the signal determines which for
a control of converting the clock signal is used.
Bei
einem Verfahren zur Messung des Jitters eines Taktsignals wird das
Taktsignal in ein Signal mit mindestens einer jitterfreien Flanke
umgewandelt und es wird ein Momentanwert des Signals gemessen.at
a method of measuring the jitter of a clock signal becomes
Clock signal in a signal with at least one jitter-free edge
and an instantaneous value of the signal is measured.
Im
Folgenden werden Ausführungsbeispiele anhand
der Zeichnungen näher
erläutert.
Es zeigen:in the
Below, embodiments are based on
closer to the drawings
explained.
Show it:
1a,
b Ausführungsbeispiele
für eine
Vorrichtung zur Regenerierung eines Taktsignals; 1a , b exemplary embodiments of a device for regenerating a clock signal;
2 ein
Ausführungsbeispiel
für eine
Vorrichtung zur Umwandlung eines einen Jitter aufweisenden Taktsignals
in ein mittelwertfreies Signal; 2 an embodiment of an apparatus for converting a jitter having a clock signal into a mean-free signal;
3 eine
Vorrichtung zur Messung des Jitters eines Taktsignals; 3 a device for measuring the jitter of a clock signal;
4 ein
Beispiel für
eine Einrichtung zur Umwandlung eines Taktsignals in ein sägezahnförmiges Signal; 4 an example of a device for converting a clock signal into a sawtooth-shaped signal;
5 weitere
Ausführungsbeispiele
für eine Vorrichtung
zur Umwandlung eines Taktsignals in ein mittelwertfreies Signal
und für
eine Vorrichtung zur Messung des Jitters eines Taktsignals; 5 Further embodiments of an apparatus for converting a clock signal into a mean-free signal and for a device for measuring the jitter of a clock signal;
6 ein
weiteres Ausführungsbeispiel
für eine
Vorrichtung zur Umwandlung eines Taktsignals in ein mittelwertfreies
Signal; 6 a further embodiment of an apparatus for converting a clock signal into a mean-free signal;
7 weitere
Ausführungsbeispiele
für eine Vorrichtung
zur Umwandlung eines Taktsignals in ein mittelwertfreies Signal
und eine Vorrichtung zur Messung des Jitters eines Taktsignals; 7 Further embodiments of an apparatus for converting a clock signal into a mean-free signal and a device for measuring the jitter of a clock signal;
8 ein Zeitdiagramm mit einem jitterfreien und
einem verjitterten Taktsignal (a), sägezahnförmigen Signalen für den Idealfall
sowie für
beide Taktsignale mit Ladungstransfer-Übergängen (b) und dem Ausgangssignal
des Komparators (c); und 8th a timing diagram with a jitter-free and a jittered clock signal (a), sawtooth signals for the ideal case and for both clock signals with charge transfer transitions (b) and the output signal of the comparator (c); and
9 Zeitdiagramme
für die
Taktsignale ϕ1 und ϕ2 (a) und sägezahnförmige Signale
ohne Offset, mit Offset und mit Offset und Ladungstransfer-Übergängen (b). 9 Timing diagrams for the clock signals φ1 and φ2 (a) and sawtooth signals without offset, with offset and with offset and charge transfer transitions (b).
In
der 1a ist ein erstes Ausführungsbeispiel einer Vorrichtung
zur Regenerierung eines einen Jitter aufweisenden Taktsignals in
Form eines Blockdiagramms schematisch dargestellt. Das mit einem
Jitter behaftete Taktsignal wird dabei einer Umwandlungseinrichtung 100 zur
Umwandlung des Taktsignals in ein Signal mit mindestens einer jitterfreien
Flanke zugeführt.
Dieses Signal kann beispielsweise ein sägezahnförmiges Signal sein. Der Umwandlungseinrichtung 100 kann
direkt das regenerierte Taktsignal entnommen werden. In der Umwandlungseinrichtung 100 kann
beispielsweise eine zusätzliche
Verstärkerschaltung
enthalten sein.In the 1a a schematic representation of a first exemplary embodiment of a device for regenerating a jitter-containing clock signal in the form of a block diagram. The jittered clock signal becomes a conversion device 100 for converting the clock signal into a signal having at least one jitter-free edge. This signal may be, for example, a sawtooth-shaped signal. The converter 100 can be taken directly from the regenerated clock signal. In the converter 100 For example, an additional amplifier circuit may be included.
In
der 1b ist ein zweites Ausführungsbeispiel einer Vorrichtung
zur Regenerierung eines einen Jitter aufweisenden Taktsignals in
Form eines Blockdiagramms schematisch darge stellt. Das Ausgangssignal
der Umwandlungseinrichtung 100 weist mindestens eine jitterfreie
Flanke auf. Hier wird jedoch das Ausgangssignal der Umwandlungseinrichtung 100 einer
Erzeugungseinrichtung 200 zur Erzeugung eines regenerierten
Taktsignals zugeführt. Die
Erzeugungseinrichtung 200 erzeugt das regenerierte Taktsignal
beispielsweise derart, dass dessen Taktflanken an den Nulldurchgängen des
Ausgangsignals der Umwandlungseinrichtung 100 liegen. Das Ausgangssignal
der Umwandlungseinrichtung 100 kann auch hier durch ein
sägezahnförmiges Signal gegeben
sein. Die Erzeugungseinrichtung 200 kann beispielsweise
durch einen Komparator gegeben sein, der kontinuierlich über die
Zeit einen Vergleich des momentanen Spannungswerts des sägezahnförmigen Signals
mit dem Nullpotential durchführt.In the 1b is a second embodiment of an apparatus for regenerating a jitter having a clock signal in the form of a block diagram schematically Darge presents. The output of the converter 100 has at least one jitter-free edge. Here, however, the output of the converter 100 a generating device 200 supplied to generate a regenerated clock signal. The generating device 200 For example, the regenerated clock signal generates such that its Cycle edges at the zero crossings of the output signal of the conversion device 100 lie. The output of the converter 100 can also be given here by a sawtooth-shaped signal. The generating device 200 may for example be given by a comparator, which continuously performs over time a comparison of the instantaneous voltage value of the sawtooth signal with the zero potential.
In
der 2 ist ein Ausführungsbeispiel
für eine
Vorrichtung zur Umwandlung eines einen Jitter aufweisenden Taktsignals
in ein mittelwertfreies Signal in Blockform schematisch dargestellt.
Ein mit einem Jitter behaftetes Taktsignal wird einer Einrichtung 100 zur
Umwandlung des Taktsignals in ein Signal mit mindestens einer jitterfreien
Taktflanke zugeführt,
welches beispielsweise ein sägezahnförmiges Signal
sein kann. Das Ausgangssignal der Umwandlungseinrichtung 100 wird
einer Einrichtung 300 zur Bestimmung einer Offset-Spannung des Signals
zugeführt.
Die von der Bestimmungseinrichtung 300 bestimmte Offset-Spannung
oder eine diese Offset-Spannung enthaltende Information wird der
Umwandlungseinrichtung 100 zugeführt. Die Umwandlungseinrichtung 100 wandelt
das Taktsignal in ein Signal unter Berücksichtigung der übermittelten
Offset-Spannung um, sodass das Ausgangssignal der Umwandlungseinrichtung 100 im
wesentlichen mittelwertfrei ist. Die Vorrichtung weist somit eine
Regelschleife auf, in der in einem gewissen zeitlichen Mittel auftretende
Offset-Spannungen, d. h. Abweichungen von der Mittelwertfreiheit
ausgeregelt werden.In the 2 An exemplary embodiment of an apparatus for converting a jitter-containing clock signal into a mean-free signal in block form is shown schematically. A jittered clock becomes a device 100 supplied for converting the clock signal into a signal having at least one jitter-free clock edge, which may be a sawtooth-shaped signal, for example. The output of the converter 100 becomes a facility 300 supplied for determining an offset voltage of the signal. The of the determination device 300 certain offset voltage or information containing this offset voltage is the conversion means 100 fed. The conversion device 100 converts the clock signal into a signal taking into account the transmitted offset voltage, so that the output signal of the conversion device 100 is substantially free of mean. The device thus has a control loop in which offset voltages occurring in a certain time average, ie deviations from the mean value freedom, are compensated.
In
der 3 ist ein Ausführungsbeispiel
für eine
Vorrichtung zur Messung des Jitters eines Taktsignals dargestellt.
Ein mit einem Jitter behaftetes Taktsignal wird einer Einrichtung 100 zur
Umwandlung des Taktsignals in ein Signal mit mindestens einer jitterfreien
Taktflanke zugeführt.
Das Ausgangssignal der Umwandlungseinrichtung 100 wird
einer Einrichtung 600 zur Messung eines Momentanwerts des
Signals zugeführt.
Der gemessene Momentanwert wird mit einem Erwartungswert verglichen,
wobei die Abweichung zwischen beiden ein Maß für den Jitter des Taktsignals
ist. Der Momentanwert kann beispielsweise ein Spitzenwert des Ausgangssignals der
Umwandlungseinrichtung 100 sein. Der Momentanwert kann
beispielsweise auch ein Wert bei einem nominellen Nurchgang des
Signals sein.In the 3 an embodiment of a device for measuring the jitter of a clock signal is shown. A jittered clock becomes a device 100 for converting the clock signal into a signal having at least one jitter-free clock edge. The output of the converter 100 becomes a facility 600 supplied for measuring an instantaneous value of the signal. The measured instantaneous value is compared with an expected value, the deviation between the two being a measure of the jitter of the clock signal. The instantaneous value can be, for example, a peak value of the output signal of the conversion device 100 be. For example, the instantaneous value may also be a value at a nominal crossing of the signal.
In
der 4 ist ein Beispiel für eine Einrichtung zur Umwandlung
eines Taktsignals in ein sägezahnförmiges Signal
dargestellt. Die Umwandlungseinrichtung 100 weist einen
Operationsverstärker 1 auf,
dessen erster Eingang über
einen ersten Knoten 3 und einen ersten Kondensator 2 mit
dem Ausgang des Operationsverstärkers 1 verbunden
ist. Der Operationsverstärker 1,
der erste Kondensator 2 und der Knoten 3 sind
Teil eines Switched-Capacitor-(SC-)Integrators 10. Der
SC-Integrator 10 weist außerdem einen zweiten Kondensator 5 auf,
welcher mit vier Schaltern 4.1 bis 4.4 verbunden
ist.In the 4 An example of a device for converting a clock signal into a sawtooth-shaped signal is shown. The conversion device 100 has an operational amplifier 1 on, its first input via a first node 3 and a first capacitor 2 with the output of the operational amplifier 1 connected is. The operational amplifier 1 , the first capacitor 2 and the node 3 are part of a switched capacitor (SC) integrator 10 , The SC integrator 10 also has a second capacitor 5 on, which with four switches 4.1 to 4.4 connected is.
Den
Schaltern 4.1 bis 4.4 wird das Taktsignal in Form
zweier gegeneinander zeitlich verschobener und nicht überlappender
Signale ϕ1 und ϕ2 zugeführt. Ein erster Schalter 4.1,
welchem ein erstes Taktsignal ϕ1 zugeführt wird, ist mit seinem ersten Anschluss
mit einer Referenzspannungsquelle Vref verbunden, während er
mit seinem zweiten Anschluss mit einem ersten Anschluss des zweiten Kondensators 5 verbunden
ist. Ein zweiter Schalter 4.2, welchem ein zweites Taktsignal ϕ2
zugeführt wird,
ist mit seinem ersten Anschluss mit einem Masseanschluss verbunden,
während
er mit seinem zweiten Anschluss mit dem ersten Anschluss des zweiten
Kondensators 5 verbunden ist. Ein dritter Schalter 4.3,
welchem das zweite Taktsignal ϕ2 zugeführt wird, ist mit seinem ersten
Anschluss mit einem zweiten Anschluss des zweiten Kondensators 5 verbunden,
während
er mit seinem zweiten Anschluss mit dem ersten Eingang des Operationsverstärkers 1 verbunden
ist. Ein vierter Schalter 4.4, welchem das erste Taktsignal ϕ1
zugeführt
wird, ist mit seinem ersten Anschluss mit dem zweiten Anschluss des
zweiten Kondensators 5 verbunden, während er mit seinem zweiten
Anschluss mit einem zweiten Eingang des Operationsverstärkers 1 verbunden
ist. Der zweite Anschluss des dritten Schalters 4.3 ist
mit einem zweiten Knoten 6 verbunden, welcher mit dem ersten
Eingang des Operationsverstärkers 1 und
mit dem ersten Knoten 3 verbunden ist. Der dritte Knoten 3 ist
außerdem
mit einer Konstantstromquelle 7 verbunden.The switches 4.1 to 4.4 the clock signal is supplied in the form of two signals φ1 and φ2 which are shifted with respect to one another and are not overlapping in time. A first switch 4.1 to which a first clock signal φ1 is supplied is connected at its first terminal to a reference voltage source Vref, while at its second terminal to a first terminal of the second capacitor 5 connected is. A second switch 4.2 , to which a second clock signal φ2 is supplied, has its first terminal connected to a ground terminal, while having its second terminal connected to the first terminal of the second capacitor 5 connected is. A third switch 4.3 to which the second clock signal φ2 is supplied is at its first terminal to a second terminal of the second capacitor 5 while it connects with its second terminal to the first input of the operational amplifier 1 connected is. A fourth switch 4.4 to which the first clock signal φ1 is supplied is at its first terminal to the second terminal of the second capacitor 5 while it connects with its second terminal to a second input of the operational amplifier 1 connected is. The second connection of the third switch 4.3 is with a second node 6 connected to the first input of the operational amplifier 1 and with the first node 3 connected is. The third node 3 is also with a constant current source 7 connected.
Der
zweite positive Eingang des Operationsverstärkers 1 ist mit dem
Masseanschluss verbunden. Alternativ dazu kann jedoch auch eine
voll-differentielle Ausführungsform
vorgesehen sein. Dies gilt auch für die noch zu erläuternden
Ausführungsbeispiele
der 5 bis 7.The second positive input of the operational amplifier 1 is connected to the ground connection. Alternatively, however, a fully differential embodiment may also be provided. This also applies to the still to be explained embodiments of 5 to 7 ,
Die
beiden nicht-überlappenden
Taktsignale ϕ1 und ϕ2 übernehmen die Steuerung der
diskreten Integration. Wenn ϕ1 aktiv ist, wird der zweite
Kondensator 5 auf die Spannung Vref der konstanten Spannungsquelle
Vref aufgeladen. Während
der Phase ϕ2 wird die Ladung, die in dem zweiten Kondensator 5 gespeichert
ist, in den ersten Kondensator 2 übertragen (integriert). Die
Konstantstromquelle 7 entzieht dem ersten Kondensator 2 kontinuierlich eine
bestimmte Ladung. Dieser Vorgang entspricht einer kontinuierlichen
Integration des Konstantstroms. Da somit eine Differenzbildung zwischen
diskreter und kontinuierlicher Integration durchgeführt wird,
weist die Ausgangsspannung mit Berücksichtigung der Konstantstromquelle 7 einen
Sägezahnverlauf
auf, wie in den 8 und 9 gezeigt
ist.The two non-overlapping clock signals φ1 and φ2 take over the control of the discrete integration. When φ1 is active, the second capacitor becomes 5 charged to the voltage Vref of the constant voltage source Vref. During the phase φ2, the charge that is in the second capacitor 5 is stored in the first capacitor 2 transferred (integrated). The constant current source 7 withdraws from the first capacitor 2 continuously a certain charge. This process corresponds to a continuous integration of the constant current. Since a difference between discrete and continuous integration is thus carried out, the output voltage has the consideration of the constant current source 7 a sawtooth on, as in the 8th and 9 is shown.
In
der 8 sind Zeitdiagramme des Taktsignals
mit und ohne Jitter (a), des sägezahnförmigen Ausgangssignals
ohne Jitter, mit Ladungstransfer-Übergängen und mit zusätzlichem
Jitter (b) sowie des regenerierten Taktsignals (c) dargestellt.
In dem Zeitdiagramm (a) ist ein nicht-verjittertes Taktsignal mit
der gestrichelten Linie dargestellt, während ein einen Jitter aufweisendes
Taktsignal als durchgezogene Linie dargestellt ist. In dem Zeitdiagramm
(b) zeigt die durchgezogene, fettgedruckte Linie das ideale Sägezahnsignal,
welches unter Verwendung des nicht-verjitterten Taktsignals erzeugt
wird. Das Sägezahnsignal
der gestrichelten Linie des Zeitdiagramms (b) gehört zu dem
verjitterten Taktsignal des Zeitdiagramms (a). Die ansteigende Flanke
zeigt keine zeitliche Veränderung
gegenüber
der durch das nicht-verjitterte Taktsignal erzeugten ansteigenden Flanke.
Das Signal zeigt jedoch deutlich eine zum absoluten Jitter korrespondierende
Verschiebung in y-Richtung. Diese Verschiebung in y-Richtung kann beispielsweise
gemessen werden, indem laufend der Spitzenwert des sägezahnförmigen Signals
gemessen wird. Die gemessenen Verschiebungen können zu entsprechenden Jitterwerten
in eine Beziehung gesetzt werden. Alternativ dazu kann die verjitterte Flanke
des sägezahnförmigen Signals
für die
Messung eines Momentanwerts herangezogen werden. Beispielsweise
kann ein Momentanwert an einem nominellen Nulldurchgang des sägezahnförmigen Signals
gemessen und als Mass für
den Jitter herangezogen werden.In the 8th are timing diagrams of the clock signal with and without jitter (a), the sawtooth output signal without jitter, with charge transfer transitions and with additional jitter (b) and the regenerated clock signal (c) shown. In the timing chart (a), a non-jittered clock signal is shown with the broken line, while a jittered clock signal is shown as a solid line. In the time chart (b), the solid line in bold indicates the ideal sawtooth signal generated using the non-jittered clock signal. The sawtooth signal of the dotted line of the timing diagram (b) belongs to the jittered timing signal of the timing diagram (a). The rising edge shows no temporal change from the rising edge generated by the non-jittered clock signal. However, the signal clearly shows a displacement corresponding to the absolute jitter in the y-direction. This shift in the y direction can be measured, for example, by continuously measuring the peak value of the sawtooth-shaped signal. The measured displacements can be related to respective jitter values. Alternatively, the jittered edge of the sawtooth-shaped signal can be used to measure an instantaneous value. For example, an instantaneous value can be measured at a nominal zero crossing of the sawtooth-shaped signal and used as a measure of the jitter.
Hinsichtlich
der ansteigenden Flanke ist der Auftrittszeitpunkt des Nulldurchgangs
des durch ein verjittertes Taktsignal hergestellten Sägezahnsignals derselbe
als der des Nulldurchgangs des durch ein ideales Taktsignal hergestellten
Sägezahnsignals. Eine
Detektion der Nulldurchgänge
mittels nachgeschaltetem Komparator (siehe 1)
des verjitterten Sägezahnsignals
würde also
aufgrund der Übereinstimmung
dieser Nulldurchgänge
ein Taktsignal liefern, dessen steigende Flanke keinen Zeitversatz aufweist.
Die fallende Flanke des Komparatorausgangssignals würde jedoch
noch immer um den ab soluten Jitter verschoben auftreten. Um die
steigende und die fallende Flanke eines Taktsignals zu korrigieren,
müsste
der Eingangstakt eine doppelt so hohe Frequenz als der gewünschte Ausgangstakt haben,
da nur der Auftrittszeitpunkt einer Flanke korrigiert werden kann.With regard to the rising edge, the occurrence time of the zero crossing of the sawtooth signal produced by a jittered clock signal is the same as that of the zero crossing of the sawtooth signal produced by an ideal clock signal. A detection of the zero crossings by means of a downstream comparator (see 1 ) of the jittered sawtooth signal would therefore deliver a clock signal due to the coincidence of these zero crossings whose rising edge has no time offset. However, the falling edge of the comparator output signal would still occur shifted from the absolute jitter. In order to correct the rising and falling edges of a clock signal, the input clock would have to have a frequency twice as high as the desired output clock since only the occurrence time of an edge can be corrected.
In
der 5 ist ein weiteres Ausführungsbeispiel für eine Vorrichtung
zur Umwandlung eines einen Jitter aufweisenden Taktsignals in ein
mittelwertfreies Signal dargestellt. Dieses weitere Ausführungsbeispiel
entspricht im Grunde genommen dem Ausführungsbeispiel der 2,
wobei jedoch die Blockdarstellungen der Einrichtungen 100 und 300 des
Ausführungsbeispiels
der 2 in dem weiteren Ausführungsbeispiel der 5 in
größerem schaltungstechnischen
Detail dargestellt sind.In the 5 A further exemplary embodiment of a device for converting a jitter-containing clock signal into a mean-value-free signal is shown. This further embodiment corresponds basically to the embodiment of 2 however, the block representations of the facilities 100 and 300 of the embodiment of 2 in the further embodiment of the 5 are shown in greater circuit detail.
Die
Umwandlungseinrichtung 100 basiert auf einer Umwandlungseinrichtung 100,
wie sie in der 4 dargestellt und weiter 1 oben
beschrieben wurde. Die Umwandlungseinrichtung 100 weist
somit einen SC-Integrator 10 und eine Konstantstromquelle 7 auf.
Der Einfachheit hälber
wurden einzelne Bezugszeichen des SC-Integrators 10 in
der 5 weggelassen, da sie bereits in dem Beispiel
der 4 bezeichnet und weiter oben beschrieben wurden. Der
Schaltungsbereich des SC-Integrators 10 ist durch die strichpunktierte
Linie umgrenzt, während der
Schaltungsbereich der Umwandlungseinrichtung 100 durch
die gestrichelte Linie umgrenzt ist. Die Umwandlungseinrichtung 100 weist
zusätzlich
zu der in dem in der 4 gezeigten Beispiel dargestellten Umwandlungseinrichtung 100 eine
steuerbare Stromquelle 400 auf.The conversion device 100 based on a conversion device 100 as they are in the 4 and further described above. The conversion device 100 thus has an SC integrator 10 and a constant current source 7 on. For simplicity, individual reference numbers of the SC integrator have been used 10 in the 5 omitted, since they are already in the example of 4 designated and described above. The circuit area of the SC integrator 10 is delimited by the dashed line, while the circuit area of the conversion means 100 is bounded by the dashed line. The conversion device 100 In addition to the one in the 4 shown conversion device shown 100 a controllable power source 400 on.
Der
Schaltungsbereich der Bestimmungseinrichtung 300 ist ebenfalls
durch eine gestrichelte Linie umgrenzt. Die Bestimmungseinrichtung 300 weist demgemäß ein RC-Tiefpassfilter
bestehend aus einem Widerstand RF und einem
Kondensator CF auf. Wie bereits beschrieben,
wird dem ersten Kondensator 2 einerseits Ladung durch die
Konstantspannungsquelle Vref, die vier Schalter 4.1 bis 4.4 und den
zweiten Kondensator 5 zugeführt und andererseits wird dem
ersten Kondensator 2 Ladung durch die Konstantstromquelle 7 abgezogen.
Es hat sich gezeigt, dass eine Fehlanpassung zwischen diesen Ladungen
zu einem erheblichen Problem führt,
da je nachdem welche der beiden Ladungen dominiert, das Sägezahnsignal
entweder nach oben oder nach unten davon läuft (siehe 9)
und somit nach einer gewissen Zeit kein Nulldurchgang mehr detektiert werden
kann. Eine Fehlanpassung zwischen den Ladungen führt somit zu einer Offset-Spannung
an der virtuellen Masse des Operationsverstärkers 1, welche an
dem ersten Kondensator 2 aufintegriert wird. Um die Fehlanpassung
zwischen den beiden Ladungen zu vermeiden, wird die Offset-Spannung
durch die Bestimmungseinrichtung 300 bestimmt. Im vorliegenden
Ausführungsbeispiel
wird mittels des RC-Tiefpassfilters die niederfrequente Offset-Information
aus der Ausgangsspannung Vout extrahiert und dazu genutzt, die steuerbare
Stromquelle 400 derart zu steuern, dass die Ladung, die über das SC-Netzwerk
(Vref, CC) eingebracht wird, und die Ladung,
die über
die Summe der beiden Stromquellen 7 und 400 eingebracht
wird, im Mittel 0 ergeben und die Ausgangsspannung Vout somit mittelwertfrei oder
im wesentlichen mittelwertfrei bleibt.The circuit area of the determination device 300 is also bounded by a dashed line. The determining device 300 accordingly has an RC low-pass filter consisting of a resistor R F and a capacitor C F. As already described, the first capacitor 2 on the one hand charge through the constant voltage source Vref, the four switches 4.1 to 4.4 and the second capacitor 5 supplied and on the other hand, the first capacitor 2 Charge through the constant current source 7 deducted. It has been found that a mismatch between these charges results in a significant problem because, depending on which of the two charges dominates, the ramp signal either runs up or down (see FIG 9 ) and thus no zero crossing can be detected after a certain time. A mismatch between the charges thus results in an offset voltage at the virtual ground of the operational amplifier 1 , which on the first capacitor 2 is integrated. In order to avoid the mismatch between the two charges, the offset voltage is determined by the determining means 300 certainly. In the present embodiment, the low-frequency offset information is extracted from the output voltage Vout by means of the RC low-pass filter and used to the controllable current source 400 to control such that the charge which is introduced through the SC network (Vref, C C ), and the charge that is greater than the sum of the two current sources 7 and 400 is introduced, averaging 0 and the output voltage Vout thus remains free of mean or substantially zero mean.
Alternativ
zu der steuerbaren Stromquelle 400 der 5 kann
auch vorgesehen sein, dass der zweite Kondensator 5 in
seinem Kapazitätswert
veränderbar
und durch die von der Bestimmungseinrichtung 300 bestimmte
Offset-Spannung steuerbar ist. Als eine weitere Möglichkeit
kann auch vorgesehen sein, dass die Referenzspannungsquelle Vref
bezüglich
der ausgegebenen Referenzspannung veränderbar und durch die von der
Bestimmungseinrichtung 300 bestimmte Offset-Spannung steuerbar
ist.Alternative to the controllable power source 400 of the 5 can also be provided that the second capacitor 5 variable in its capacity value and by the determination device 300 certain offset voltage is controllable. As a further possibility, it can also be provided that the reference voltage source Vref can be changed with respect to the output reference voltage and by the reference device 300 certain offset voltage is controllable.
Inder 5 ist
gleichzeitig ein Ausführungsbeispiel
für eine
Vorrichtung zur Messung des Jitters eines Taktsignals gezeigt. In
diesem Sinne entspricht das Ausführungsbeispiel
der 5 dem Ausführungsbeispiel
der 3, wobei die Umwandlungseinrichtung 100 und
die Messeinrichtung in größerem schaltungstechnischen
Detail dargestellt sind. Die Messeinrichtung 600 weist
einen Schalter 610 auf, welcher an einem Anschluss mit
dem Ausgang des Operationsverstärkers 1 gekoppelt
ist und mit seinem anderen Anschluss mit einem Spannungsmesser gekoppelt
ist. Dem Schalter kann beispielsweise das Taktsignal ϕ2
zugeführt
werden, so dass gemäss
den Zeitdiagrammen der 9 an der abfallenden Flanke
von ϕ2 ein momentaner Spannungswert an einem nominellen
Nulldurchgang des sägezahnförmigen Signals
gemessen wird. Das sägezahnförmige Signal der 9 ist
spiegelverkehrt zu dem sägezahnförmigen Signal
der 8. Dies ergibt sich so, wenn man in
den Schaltungsanordnungen der 4 bis 7 die
Referenzspannungsquelle Vref und die Konstantstromquelle Ic miteinander
vertauscht.In the 5 At the same time an embodiment of a device for measuring the jitter of a clock signal is shown. In this sense, the embodiment corresponds to the 5 the embodiment of the 3 , wherein the conversion means 100 and the measuring device are shown in greater circuit detail. The measuring device 600 has a switch 610 which is connected to the output of the operational amplifier 1 is coupled and coupled with its other terminal with a voltmeter. The switch, for example, the clock signal φ2 are supplied, so that according to the timing diagrams of 9 At the falling edge of φ2, an instantaneous voltage value is measured at a nominal zero crossing of the sawtooth shaped signal. The sawtooth signal of the 9 is mirrored to the sawtooth signal of 8th , This arises when one in the circuit arrangements of 4 to 7 the reference voltage source Vref and the constant current source Ic are interchanged with each other.
In
der 6 ist ein weiteres Ausführungsbeispiel für eine Vorrichtung
zur Umwandlung eines einen Jitter aufweisenden Taktsignals in ein
mittelwertfreies sägezahnförmiges Signal
dargestellt. Im Folgenden werden lediglich die Merkmale beschrieben, durch
die sich dieses weitere Ausführungsbeispiel von
dem in der 5 gezeigten Ausführungsbeispiel unterscheidet.
Es sind auch nur solche Bezugszeichen eingezeichnet worden, die
entweder zu den neuen Merkmalen gehören oder mit diesen in unmittelbarem
Zusammenhang stehen. Aus Gründen
der einfacheren Stabilisierbarkeit des Regelkreises wird ein sogenannter
Lossy Integrator (verlustbehafteter Integrator) gebildet. Die steuerbare
Stromquelle 40 ist über
einen zweiten Knoten 410 mit dem ersten Knoten 3 verbunden
und mit dem zweiten Knoten 410 ist außerdem ein Netzwerk 500 verbunden,
welches einen Widerstand nachbildet, wie es in der 6 schematisch
angedeutet ist. Dieses Netzwerk 500 bildet zusammen mit
dem ersten Kondensator 2 (Ci) und dem zweiten Kondensator 5 (Cc)
und den Schaltern 4.1 bis 4.4 den Lossy Integrator.
Das Netzwerk 500 weist einen dritten Kondensator 510 und vier
Schalter 500.1, 500.2, 500.3 und 500.4 auf.
Ein erster Schalter 500.1, welchem das Taktsignal ϕ2
zugeführt
wird, ist über
einen ersten Anschluss mit dem zweiten Knoten 410 und mit
einem zweiten Anschluss mit einem ersten An schluss des dritten Kondensators 510 verbunden.
Ein zweiter Schalter 500.2, welchem das Taktsignal ϕ1
zugeführt
wird, ist mit einem ersten Anschluss mit einem zweiten Anschluss
des dritten Kondensators 510 und mit einem zweiten Anschluss
mit dem Ausgang des Operationsverstärkers 1 verbunden.
Ein dritter Schalter 500.3, welchem das Taktsignal ϕ1
zugeführt
wird, ist mit einem ersten Anschluss mit dem Massepotential und
mit einem zweiten Anschluss mit dem ersten Anschluss des dritten
Kondensators 510 verbunden. Ein vierter Schalter 500.4,
welchem das Taktsignal ϕ2 zugeführt wird, ist mit einem ersten
Anschluss mit dem zweiten Anschluss des dritten Kondensators 510 und
mit einem zweiten Anschluss mit dem Massepotential verbunden. Die
Bestimmungseinrichtung 300 weist ein Lag-Filter auf, welches
zwei Widerstände
RF1, RF2 und einen
Kondensator CF enthält.In the 6 A further exemplary embodiment of a device for converting a clock signal having a jitter into a mean-value-free sawtooth-shaped signal is shown. In the following, only the features will be described by which this further embodiment of the in the 5 shown embodiment differs. Also, only such reference numerals have been drawn, which belong either to the new features or are directly related to them. For reasons of simpler stabilization of the control loop, a so-called Lossy Integrator (lossy integrator) is formed. The controllable power source 40 is via a second node 410 with the first node 3 connected and with the second node 410 is also a network 500 connected, which simulates a resistance, as in the 6 is indicated schematically. This network 500 forms together with the first capacitor 2 (Ci) and the second capacitor 5 (Cc) and the switches 4.1 to 4.4 the Lossy Integrator. The network 500 has a third capacitor 510 and four switches 500.1 . 500.2 . 500.3 and 500.4 on. A first switch 500.1 to which the clock signal φ2 is supplied is via a first terminal to the second node 410 and a second terminal having a first terminal of the third capacitor 510 connected. A second switch 500.2 to which the clock signal φ1 is supplied is at a first terminal to a second terminal of the third capacitor 510 and with a second terminal to the output of the operational amplifier 1 connected. A third switch 500.3 to which the clock signal φ1 is supplied is at a first terminal at the ground potential and at a second terminal at the first terminal of the third capacitor 510 connected. A fourth switch 500.4 to which the clock signal φ2 is supplied is at a first terminal to the second terminal of the third capacitor 510 and connected to the ground potential by a second terminal. The determining device 300 has a lag filter which includes two resistors R F1 , R F2 and a capacitor C F.
In
der 7 ist ein weiteres Ausführungsbeispiel für eine Vorrichtung
zur Umwandlung eines einen Jitter aufweisenden Taktsignals in ein
mittelwertfreies sägezahnförmiges Signal
dargestellt. Im Vergleich mit dem Ausführungsbeispiel der 5 weist lediglich
die Bestimmungseinrichtung 300 eine andere Ausgestaltung
auf, worauf im Folgenden auch unter Verweis auf die 9 näher eingegangen
wird. Der Unterschied liegt dabei sowohl in der Art und Weise der
Bestimmung der Offset-Spannung als auch in der Steuerung der Stromquelle 40,
die bei diesem Ausführungsbeispiel
auf digitale Weise erfolgt, während
sie bei dem Ausführungsbeispiel
der 5 analog erfolgte. Die Bestimmungseinrichtung 300 weist
einen Zähler 310 auf,
welcher die Stromquelle 40 steuert. Der Zähler 310 weist
beispielsweise wie in dem gezeigten Ausführungsbeispiel drei Eingänge auf,
von denen ein erster Eingang der Zufuhr eines der Taktsignale ϕ1
oder ϕ2 dient und ein zweiter Eingang mit dem Ausgang eines
ersten Komparators 320 und ein dritter Eingang mit dem
Ausgang eines zweiten Komparators 330 gekoppelt sind. Das
sägezahnförmige Ausgangssignal
Vout wird einem positiven Eingang des ersten Komparators 320 zugeführt, während ein
negativer Eingang des ersten Kompara tors 320 mit einem
oberen Spannungsschwellwert Vh permanent belegt wird. Das sägezahnförmige Ausgangssignal
Vout wird ferner einem negativen Eingang des zweiten Komparators 330 zugeführt, während einem
positiven Eingang des zweiten Komparators 330 permanent
ein unterer Spannungsschwellwert V1 zugeführt wird. Falls der erste Komparator 320 ein
Ausgangssignal mit hohem Signalpegel an den zweiten Eingang des
Zählers 310 liefert,
wird der Zählerstand
um eins heraufgesetzt und falls der zweite Komparator 330 ein
Ausgangssignal mit hohem Signalpegel an den dritten Eingang des Zählers 310 liefert,
so wird der Zählerstand
um eins herabgesetzt.In the 7 A further exemplary embodiment of a device for converting a clock signal having a jitter into a mean-value-free sawtooth-shaped signal is shown. In comparison with the embodiment of 5 has only the determination device 300 another embodiment, hereinafter referred to also with reference to the 9 will be discussed in more detail. The difference lies in the way in which the offset voltage is determined as well as in the control of the current source 40 , which is done in this embodiment in a digital manner, while in the embodiment of the 5 carried out analogously. The determining device 300 has a counter 310 on which the power source 40 controls. The counter 310 has, for example, as in the embodiment shown, three inputs, of which a first input of the supply of one of the clock signals φ1 or φ2 is used and a second input to the output of a first comparator 320 and a third input to the output of a second comparator 330 are coupled. The sawtooth-shaped output signal Vout becomes a positive input of the first comparator 320 supplied while a negative input of the first Kompara sector 320 is permanently assigned an upper voltage threshold Vh. The sawtooth-shaped output signal Vout also becomes a negative input of the second comparator 330 supplied during a positive input of the second comparator 330 a lower voltage threshold V1 is permanently supplied. If the first comparator 320 an output signal of high signal level to the second input of the counter 310 returns, the count is increased by one and if the second comparator 330 an output signal of high signal level to the third input of the counter 310 supplies, the meter reading is reduced by one.
In
der 9 sind die Spannungsschwellwerte Vh und V1 im
unteren Zeitdiagramm eingezeichnet. Mit Hilfe der zwei Komparatoren 320 und 330 wird
somit festgestellt, ob der nominelle Nulldurchgang der Sägezahnspannung
innerhalb des Spannungsbereichs zwischen den Spannungsschwellwerten
Vh und V1 liegt. Liegt der nominelle Nulldurchgang innerhalb dieses
Spannungsbereichs, liegt definitionsgemäß keine oder eine ausreichend
kleine Offset-Spannung am Eingang des Operationsverstärkers 1 vor
und der Zählerstand
des Zählers 310 bleibt
unverändert.
Wird jedoch mit Hilfe der Komparatoren 320 und 330 ein
Offset ermittelt, so zählt
der Zähler 310 mit
jeder steigenden Flanke von ϕ2 (oder ϕ1), wobei
die Zählrichtung
in Abhängigkeit
eines Unter- bzw. Überschreitens
des tolerierten Spannungsbereichs gesteuert wird. Die Stromquelle 40 kann
eine Mehrzahl von einzelnen Stromquellen aufweisen. In Abhängigkeit
der höherwertigen
Bits des Zählerstandes
werden binär
gewichtete Stromquellen ein- bzw. ausgeschaltet. Erreicht nun das
sägezahnförmige Ausgangssignal
wieder den Spannungsbereich zwischen V1 und Vh, so bleibt der aktuelle
Zählerstand
und somit der zuletzt aktive Zustand der Stromquellen erhalten.
Nachdem sich die Schaltung nun in einem stabilen Arbeitspunkt befindet,
bleibt die Offset-Kompensation inaktiv, bis durch äußere Einflüsse wie
z. B. Temperaturschwankungen ein erneutes Nachregeln des Arbeitspunktes
erforderlich wird. Ein Vorteil dieses Ausführungsbeispiels besteht darin,
dass auch niederfre quente Phasenrauschanteile im Messergebnis vollständig erhalten bleiben
und durch die Anwendung eines nachfolgenden Shaging-Verfahrens oder
einer nachfolgenden Sägezahn-Taktgenerierung kompensiert
werden können.In the 9 the voltage thresholds Vh and V1 are shown in the lower timing diagram. With the help of the two comparators 320 and 330 Thus, it is determined whether the nominal zero crossing of the ramp voltage within the span range between the voltage thresholds Vh and V1. If the nominal zero crossing is within this voltage range, by definition there is no or a sufficiently small offset voltage at the input of the operational amplifier 1 before and the count of the counter 310 stays unchanged. However, using the comparators 320 and 330 determines an offset, the counter counts 310 with each rising edge of φ2 (or φ1), the counting direction being controlled in response to falling below or exceeding the tolerated voltage range. The power source 40 may have a plurality of individual power sources. Depending on the high-order bits of the counter reading, binary-weighted current sources are switched on or off. If the sawtooth-shaped output signal again reaches the voltage range between V1 and Vh, then the current counter reading and thus the last active state of the current sources are retained. After the circuit is now in a stable operating point, the offset compensation remains inactive until by external influences such. B. temperature fluctuations a new readjustment of the operating point is required. An advantage of this embodiment is that even low-frequency phase noise components are completely retained in the measurement result and can be compensated by the use of a subsequent shaging method or a subsequent sawtooth clock generation.
