CN110120805B - 逻辑功能块、逻辑电路、集成电路及电子装置 - Google Patents

Abstract

本发明提供一种逻辑功能块、逻辑电路、集成电路及电子装置，引入第一电源和第二电源两个电源向逻辑功能块的输入级触发器和输出级触发器供电，即引入双电源供电，可以根据逻辑功能块是否含有关键路径来分别降低两个电源的电压，甚至可以将两个电源的电压均降低到系统的最低电源电压以下，从而可以大大降低功耗；在时钟频率固定的情况下，可以使用具有较大占空比的第一时钟信号，以更大程度容忍电路时延，使得电路工作在更低的电源电压下，进一步降低电压，节省功耗。

Description

逻辑功能块、逻辑电路、集成电路及电子装置

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种逻辑功能块、逻辑电路、集成电路及电子装置。

背景技术

近年来，穿戴式电子设备等便携设备在消费电子、医学设备及工业仪器等领域得到广泛应用，集成电路系统作为便携式电子设备中的核心部分得到了飞速发展。在目前的集成电路系统设计中，功耗问题也成为亟待解决的重要问题之一。从功耗公式P＝CV²f上可以看出，降低功耗需要考量电容C、电压V以及频率f三大因素，而大部分电路的电容C和频率f是固定的，所以降低电压V成为改善功耗的关键所在。当为了降低集成电路系统的功耗而降低电源电压时，电源电压的降低会造成集成电路系统中的逻辑电路时延增大，进而造成含有关键路径(critical path)的逻辑电路无法工作在系统对应的时钟频率上，限制了电源电压的继续降低，无法实现更低的功耗。

发明内容

本发明的目的在于提供一种逻辑功能块、逻辑电路、集成电路及电子装置，能够获得更低的功耗。

为了实现上述目的，本发明提供一种逻辑功能块，包括依次连接的输入级触发器、逻辑门和输出级触发器；所述输入级触发器和所述输出级触发器均具有两个供电端，分别连接至第一电源和第二电源，以由所述第一电源和第二电源同时供电，所述逻辑门的供电端连接至所述第二电源，以由所述第二电源供电；所述输入级触发器用于在第一时钟信号的控制下将输入信号传输至所述逻辑门；所述逻辑门用于对所述输入信号进行逻辑处理；所述输出级触发器用于在第二时钟信号的控制下将所述逻辑门的处理结果输出。

可选的，所述输入级触发器具有接收所述输入信号的信号输入端以及向所述逻辑门输出信号的信号输出端，所述输入级触发器的两个供电端分别为靠近所述输入级触发器的信号输入端的前端供电端和靠近所述输入级触发器的信号输出端的后端供电端；所述输出级触发器具有接收所述逻辑门输出的处理结果的信号输入端以及将向所述处理结果向外输出的信号输出端，所述输出级触发器的两个供电端分别为靠近所述输出级触发器的信号输入端的前端供电端和靠近所述输出级触发器的信号输出端的后端供电端；所述第一电源连接所述输入级触发器的前端供电端和所述输出级触发器的后端供电端，所述第二电源连接所述输入级触发器的后端供电端和所述输出级触发器的前端供电端。

可选的，所述第一电源和第二电源的电压取决于所述逻辑功能块和所述逻辑功能块所在的逻辑电路中与所述逻辑功能块连接的其他逻辑功能块是否包含关键路径，以及，所述第一时钟信号的占空比的大小。

可选的，当所述逻辑功能块及所述其他逻辑功能块均不包含关键路径时，所述第一电源和第二电源的电压均小于所述逻辑功能块所在的逻辑电路采用单电源供电并在系统频率下正常工作时的最低电源电压；当所述逻辑功能块包含关键路径且所述其他逻辑功能块不包含关键路径时，所述第二电源的电压小于等于所述逻辑功能块所在的逻辑电路采用单电源供电并在系统频率下正常工作时的最低电源电压，所述第一电源的电压小于所述最低电源电压；当所述逻辑功能块及所述其他逻辑功能块均包含关键路径时，所述第一电源和第二电源的电压均等于所述逻辑功能块所在的逻辑电路采用单电源供电并在系统频率下正常工作时的最低电源电压。

可选的，当所述第一电源的电压小于所述第二电源的电压，且所述第一电源和所述第二电源之间的电压差小于所述逻辑功能块的阈值电压时，所述输入级触发器和/或所述输出级触发器还用于实现所述第一电源和第二电源的电压转换。

可选的，所述输入级触发器和所述输出级触发器均为D类型触发器。

可选的，所述第一时钟信号和所述第二时钟信号反相。

可选的，所述第一时钟信号的占空比为50％～75％。

可选的，当所述逻辑功能块不包含关键路径时，所述第一时钟信号的占空比为50％；当所述逻辑功能块包含关键路径时，所述第一时钟信号的占空比为50％或75％。

可选的，当所述逻辑功能块包含关键路径且所述第一时钟信号的占空比为50％时，所述第二电源的电压等于所述逻辑功能块所在的逻辑电路采用单电源供电并在系统频率下正常工作时的最低电源电压；当所述逻辑功能块包含关键路径且所述第一时钟信号的占空比为75％时，所述第二电源的电压小于所述逻辑功能块所在的逻辑电路采用单电源供电并在系统频率下正常工作时的最低电源电压。

本发明还提供一种逻辑电路，包括多个上述之一的逻辑功能块。

可选的，所有逻辑功能块中，一部分所述的逻辑功能块不包含关键路径，另一部分所述的逻辑功能块包含关键路径。

本发明还提供一种集成电路，包括上述的之一逻辑电路。

本发明还提供一种电子装置，包括至少一个上述之一的逻辑功能块。

可选的，在所述电子装置中，当所述电子装置具有多个所述的逻辑功能块时，其中的一部分逻辑功能块不包含关键路径，，另一部分逻辑功能块包含关键路径。

本发明还提供一种电子装置，包括上述之一的逻辑电路。

本发明还提供一种电子装置，包括上述的集成电路。

与现有技术相比，本发明的技术方案具有以下技术效果：

1、引入第一电源和第二电源两个电源向输入级触发器和输出级触发器供电，即引入双电源(Dual-power)供电，可以根据逻辑功能块是否含有关键路径来分别降低两个电源的电压，甚至可以将两个电源的电压均降低到系统的最低电源电压以下，从而可以大大降低功耗；

2、在时钟频率固定的情况下，可以使用具有较大占空比的第一时钟信号，以更大程度容忍电路时延(delay)，使得电路工作在更低的电源电压下，进一步降低电压，节省功耗；

3、当所述第一电源的电压小于所述第二电源的电压，且所述第一电源和所述第二电源之间的电压差小于所述输入级触发器的阈值电压时，无需其他的电压转换器，可以直接在所述输入级触发器内部完成第一电源和第二电源的电压转换。

附图说明

图1是一种单电源供电的逻辑功能块的结构示意图；

图2A和图2B是本发明具体实施例的逻辑功能块的结构示意图；

图3A和图3B是本发明具体实施例的时钟信号的波形图；

图4是图1和图2A所示的逻辑功能块的电学模拟测试结果对比表；

图5是图1和图2B所示的逻辑功能块的电学模拟测试结果对比表；

图6是本发明具体实施例的逻辑电路的系统框图；

图7是不同的逻辑电路系统的电学模拟测试结果对比表。

具体实施方式

集成电路系统中的逻辑电路一般包括若干逻辑功能块(block，也可以称为功能膜模块)，每个逻辑功能块一般包括依次连接的输入级DFF(D触发器)101、逻辑门(logicgate)102和输出级DFF103，如图1所示，输入级DFF101、逻辑门102和输出级DFF103均使用单电源VDD(single-power)供电，且输入级DFF101在第一时钟信号CLK的控制下将输入信号IN传输至逻辑门102以进行逻辑处理，输出级DFF103在一与第一时钟信号CLK反相的第二时钟信号CLK_N的控制下输出逻辑门102的逻辑处理结果OUT，其中，时钟信号CLK为50％的占空比(duty cycle)。在逻辑电路的所有逻辑功能块中，通常仅有部分逻辑功能块中含有关键路径(Critical Path，通常是指同步逻辑电路中组合逻辑时延最大的路径)。由于所述逻辑电路采用单电源供电，其最低电源电压(即含关键路径的逻辑电路在系统频率下正常工作的最低电源电压)会被其中的少数含关键路径的逻辑功能块限制，无法继续降低，进而无法将整个集成电路的功耗继续降低。

基于此，本发明提供一种逻辑功能块、逻辑电路、集成电路及电子装置，通过将逻辑功能块的现有的单电源供电(single-power)模式改为双电源供电(dual-power)模式，并且为两个电源分别设置合理电压，从而获得更低的功耗。

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。

请参考图2A和图2B，本发明提供一种逻辑功能块，包括依次连接的输入级触发器201、逻辑门202以及输出级触发器203。

其中，所述输入级触发器201可以为D类型触发器(即DFF)，其具有一个接收第一时钟信号CLK的时钟信号端3、一个接收输入信号IN的信号输入端4以及一个用于将信号输出的信号输出端5，所述输入级触发器201用于在第一时钟信号CLK的控制下将输入信号IN传输至所述逻辑门202的信号输入端1。所述输入级触发器201还具有两个供电端：一个是靠近其信号输入端4的前端供电端1，另一个是靠近其信号输出端5的后端供电端2，且输入级触发器201的前端供电端1连接至第一电源VDD_1，用于将第一电源VDD_1的电压提供给输入级触发器201的前半部分电路，以使这部分电路正常工作，输入级触发器201的后端供电端2连接至第二电源VDD_2，用于将第二电源VDD_2的电压提供给输入级触发器201的后半部分电路，以使这部分电路正常工作。即输入级触发器201需要在所述第一电源VDD_1和第二电源VDD_2同时供电下才能正常工作。

所述逻辑门202用于接收所述输入级触发器201传递的输入信号IN，并对其进行逻辑处理，并将处理结果传输给输出级触发器203。所述逻辑门202具有一个信号输入端1、一个供电端2以及一个信号输出端3，所述逻辑门202的信号输入端1连接输入级触发器201的信号输出端5，所述逻辑门202的供电端2连接至所述第二电源VDD_2，即所述逻辑门202由所述第二电源VDD_2供电，所述逻辑门202的信号输出端3连接所述输出级触发器203的信号输入端4。此外，所述逻辑门202中可以不包含关键路径(critical path)，如图2A所示，也可以含有关键路径202a，如图2B所示。

所述输出级触发器203可以为D类型触发器(即DFF)，其具有一个接收第二时钟信号CLK_N的时钟信号端3、一个接收信号的信号输入端4以及一个用于将信号输出的信号输出端5，所述输出级触发器203用于在第二时钟信号CLK_N的控制下将所述逻辑门202的处理结果输出。所述CLK_N还具有两个供电端：一个是靠近其信号输入端4的前端供电端1，另一个是靠近其信号输出端5的后端供电端2，且输出级触发器203的前端供电端1连接至第二电源VDD_2，用于将第二电源VDD_2的电压提供给输出级触发器203的前半部分电路，以使这部分电路正常工作，输出级触发器203的后端供电端2连接至第一电源VDD_1，用于将第一电源VDD_1的电压提供给输出级触发器203的后半部分电路，以使这部分电路正常工作。即输出级触发器203需要在所述第一电源VDD_1和第二电源VDD_2同时供电下才能正常工作。

需要说明的是，本发明中的第一电源VDD_1和第二电源VDD_2的电压主要取决于所述逻辑功能块以及所述逻辑功能块所在的逻辑电路中与所述逻辑功能块连接的其他逻辑功能块(即所述逻辑功能块后续连接的逻辑功能块)是否包含关键路径，还取决于第一时钟信号CLK的占空比大小。首先，我们定义图1所示的单电源供电情况下，含有关键路径的逻辑电路在系统频率f下能正常工作的最低电源电压为逻辑电路的VDDmin，其次，在本发明的双电源供电情况下，所述第一电源VDD_1和第二电源VDD_2的电压存在以下情况：

(1)当所述逻辑功能块及所述其他逻辑功能块(所述逻辑功能块在其所在的逻辑电路中连接的其他逻辑功能块)均不包含关键路径时，所述第一电源VDD_1和第二电源VDD_2的电压均小于VDDmin，即所述第一电源VDD_1和第二电源VDD_2可以降到比VDDmin更低的电压，该电源电压定义为VDDmin2；

(2)当所述逻辑功能块包含关键路径且所述其他逻辑功能块(所述逻辑功能块在其所在的逻辑电路中连接的其他逻辑功能块)不包含关键路径时，所述第二电源VDD_2的电压可以小于等于VDDmin(例如，当第一时钟信号CLK的占空比为50％时，VDD_2＝VDDmin；当第一时钟信号CLK的占空比为75％时，VDD_2＝VDDmin2)，所述第一电源VDD_1的电压小于VDDmin，即所述第一电源VDD_1可以降到比VDDmin更低的电压VDDmin2，第二电源VDD_2根据第一时钟信号CLK的占空比，可以等于VDDmin，也可以降到比VDDmin更低；

(3)当所述逻辑功能块及所述其他逻辑功能块(所述逻辑功能块在其所在的逻辑电路中连接的其他逻辑功能块)均包含关键路径时，所述第一电源VDD_1和第二电源VDD_2的电压均等于VDDmin；

(4)在以上的(1)(2)(3)场景中，当第一电源VDD_1的电压小于第二电源VDD_2的电压，即VDD_1<VDD_2时，只要两个电源的电压差小于所述逻辑功能块的阈值电压Vt(即其中使用的晶体管的阈值电压)时，就不需要电压转换器LVL，所述输入级触发器201和/或输出级触发器203的内部可以直接实现第一电源和第二电源的电压转换，即输入级触发器201和/或输出级触发器203在此情况下还能用于实现第一电源和第二电源的电平转换，为自身及所述逻辑功能块中的其他部分的电路(例如与所述逻辑功能块连接的其他逻辑功能块)提供正常工作所需的电平。

第二时钟信号CLK_N可以与第一时钟信号CLK完全反相，第一时钟信号CLK的占空比可以是50％～75％。请参考图3A，当第一时钟信号CLK的占空比是50％时，半个时钟周期等于输入级触发器201和输出级触发器203造成的时延t1、逻辑门202处的时延t2以及设置的间隔时延(setup time)t3之和，这时，如果VDDmin＝1V，对于占逻辑电路系统大部分的不含关键路径的逻辑功能块(Non-Critical Block)而言，其VDD_1和VDD_2可以相等且均可以降到VDDmin2＝0.81V，功耗降低率为34.66％，如图4所示，而对于占逻辑电路系统小部分的含关键路径的逻辑功能块(Critical Block)，其VDD_1可以降到VDDmin2＝0.81V，其VDD_2＝VDDmin＝1V，功耗降低率2.95％，如果继续调降VDD_2，将导致电路时延加大，造成电路不能正常工作，为了保证电路正常工作同时还能进一步降低VDD_2的电压，可以调整第一时钟信号CLK的占空比从50％到75％，如图3B所示，四分之三个时钟周期等于输入级触发器201和输出级触发器203造成的时延t1、逻辑门202处的时延t2以及设置的间隔时延(setuptime)t3之和，在逻辑时延固定的情况下，电路可以工作在更小的周期、更高的时钟频率下，反言之，在时钟频率固定的情况下，可以容忍更大的电路时延，使得VDD_2可以降低到0.93V，如图5中所示，相应地，功耗降低率15.62％。即当所述逻辑功能块包含关键路径且所述第一时钟信号的占空比为50％时，所述第二电源VDD_2的电压等于VDDmin；当所述逻辑功能块包含关键路径且所述第一时钟信号的占空比为75％时，所述第二电源VDD_2的电压小于VDDmin，也就是说所述第二电源VDD_2的电压可以降到比VDDmin更低。

请参考图6，本发明还提供一种逻辑电路600，包括多个上述之一的逻辑功能块，如图6中所示的逻辑功能块A、逻辑功能块B、逻辑功能块C、逻辑功能块D、……。所述逻辑电路的所有逻辑功能块均采用双电源供电，如图7所示，当所述逻辑电路的所有逻辑功能块全部为含关键路径的逻辑功能块时，其功耗与单电源供电的逻辑电路的功耗相比，进一步降低15.6％；当所述逻辑电路的所有逻辑功能块中80％为含关键路径的逻辑功能块时，其功耗与单电源供电的逻辑电路的功耗相比，进一步降低30.7％；当所述逻辑电路的所有逻辑功能块全部为不含关键路径的逻辑功能块时，其功耗与单电源供电的逻辑电路的功耗相比，进一步降低34.5％。

可见，本发明的逻辑电路的供电输入由单电源变成双电源(即两个电源)，可以分别降低两个电源的电压，可以获得更低的功耗；当两个电源之间的电压差小于逻辑电路的阈值电压时，可以不需要电平转换芯片等，可以直接在各个逻辑功能块的输入级触发器和/或输出级触发器的内部完成两个电源的电平转换；当第一时钟信号CLK的占空比从50％提升到75％，能更大程度容忍电路时延，电路可以工作在更低电源电压，进一步降低电压，节省功耗。

本发明还提供一种集成电路，包括上述的逻辑电路。所述集成电路还可以包括与所述逻辑电路连接并受控于所述逻辑电路的存储阵列、像素电路、射频电路、扬声器等。本发明的集成电路，由于采用了本发明的逻辑电路，可以工作在更低电源电压，获得更低的功耗。

本发明还提供一种电子装置，包括上述之一的逻辑电路，所述电子装置可以为芯片，也可以为包含外壳、显示屏、指示灯和电路板等的电子设备(例如为穿戴式电子设备)，所述逻辑电路设置在所述电路板上。本发明的电子装置，由于采用了本发明的逻辑电路，可以工作在更低电源电压，获得更低的功耗。

本发明还提供一种电子装置，包括上述的集成电路，所述电子装置可以为芯片，也可以为包含外壳、显示屏、指示灯和电路板等的电子设备(例如为穿戴式电子设备)，所述集成电路设置在所述电路板上。本发明的电子装置，由于采用了本发明的集成电路，可以工作在更低电源电压，获得更低的功耗。

本发明还提供一种电子装置，包括至少一个上述的逻辑功能块。所述电子装置可以是封装有所述逻辑功能块的功能芯片，也可以是封装有所述逻辑功能块并可以用于产品制造的元器件。可选的，在所述电子装置中，当有多个所述的逻辑功能块时，其中的一部分逻辑功能块不包含关键路径，另一部分逻辑功能块包含关键路径。本发明的电子装置，由于采用了本发明的逻辑功能块，可以工作在更低电源电压，获得更低的功耗。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (15)

1.一种逻辑功能块，其特征在于，包括依次连接的输入级触发器、逻辑门和输出级触发器；所述输入级触发器和所述输出级触发器均具有两个供电端，分别连接至第一电源和第二电源，以由所述第一电源和第二电源同时供电，所述逻辑门的供电端连接至所述第二电源，以由所述第二电源供电；所述输入级触发器用于在第一时钟信号的控制下将输入信号传输至所述逻辑门；所述逻辑门用于对所述输入信号进行逻辑处理；所述输出级触发器用于在第二时钟信号的控制下将所述逻辑门的处理结果输出；

当需要降低所述逻辑功能块所在的系统的功耗而降低电源电压时，所述第一电源和第二电源的电压取决于所述逻辑功能块和所述逻辑功能块所在的逻辑电路中与所述逻辑功能块连接的其他逻辑功能块是否包含关键路径，以及，所述第一时钟信号的占空比的大小；

其中，当所述逻辑功能块及所述其他逻辑功能块均不包含关键路径时，所述第一电源和第二电源的电压均小于所述逻辑功能块所在的逻辑电路采用单电源供电并在系统频率下正常工作时的最低电源电压；当所述逻辑功能块包含关键路径且所述其他逻辑功能块不包含关键路径时，所述第二电源的电压小于或等于所述逻辑功能块所在的逻辑电路采用单电源供电并在系统频率下正常工作时的最低电源电压，所述第一电源的电压小于所述最低电源电压；当所述逻辑功能块及所述其他逻辑功能块均包含关键路径时，所述第一电源和第二电源的电压均等于所述逻辑功能块所在的逻辑电路采用单电源供电并在系统频率下正常工作时的最低电源电压。

2.如权利要求1所述的逻辑功能块，其特征在于，所述输入级触发器具有接收所述输入信号的信号输入端以及向所述逻辑门输出信号的信号输出端，所述输入级触发器的两个供电端分别为靠近所述输入级触发器的信号输入端的前端供电端和靠近所述输入级触发器的信号输出端的后端供电端；所述输出级触发器具有接收所述逻辑门输出的处理结果的信号输入端以及将向所述处理结果向外输出的信号输出端，所述输出级触发器的两个供电端分别为靠近所述输出级触发器的信号输入端的前端供电端和靠近所述输出级触发器的信号输出端的后端供电端；所述第一电源连接所述输入级触发器的前端供电端和所述输出级触发器的后端供电端，所述第二电源连接所述输入级触发器的后端供电端和所述输出级触发器的前端供电端。

3.如权利要求1所述的逻辑功能块，其特征在于，当所述第一电源的电压小于所述第二电源的电压，且所述第一电源和所述第二电源之间的电压差小于所述逻辑功能块的阈值电压时，所述输入级触发器和/或所述输出级触发器还用于实现所述第一电源和第二电源的电压转换。

4.如权利要求1所述的逻辑功能块，其特征在于，所述输入级触发器和所述输出级触发器均为D类型触发器。

5.如权利要求1所述的逻辑功能块，其特征在于，所述第一时钟信号和所述第二时钟信号反相。

6.如权利要求1所述的逻辑功能块，其特征在于，所述第一时钟信号的占空比为50％～75％。

7.如权利要求6所述的逻辑功能块，其特征在于，当所述逻辑功能块不包含关键路径时，所述第一时钟信号的占空比为50％；当所述逻辑功能块包含关键路径时，所述第一时钟信号的占空比为50％或75％。

8.如权利要求7所述的逻辑功能块，其特征在于，当所述逻辑功能块包含关键路径且所述第一时钟信号的占空比为50％时，所述第二电源的电压等于所述逻辑功能块所在的逻辑电路采用单电源供电并在系统频率下正常工作时的最低电源电压；当所述逻辑功能块包含关键路径且所述第一时钟信号的占空比为75％时，所述第二电源的电压小于所述逻辑功能块所在的逻辑电路采用单电源供电并在系统频率下正常工作时的最低电源电压。

9.一种逻辑电路，其特征在于，包括多个权利要求1至8中任一项所述的逻辑功能块。

10.如权利要求9所述的逻辑电路，其特征在于，所有所述的逻辑功能块中，一部分所述的逻辑功能块不包含关键路径，另一部分所述的逻辑功能块包含关键路径。

11.一种集成电路，其特征在于，包括权利要求9或10所述的逻辑电路。

12.一种电子装置，其特征在于，包括至少一个权利要求1至8中任一项所述的逻辑功能块。

13.如权利要求12所述的电子装置，其特征在于，当所述电子装置具有多个所述的逻辑功能块时，其中的一部分逻辑功能块不包含关键路径，另一部分逻辑功能块包含关键路径。

14.一种电子装置，其特征在于，包括权利要求9或10所述的逻辑电路。

15.一种电子装置，其特征在于，包括权利要求11所述的集成电路。

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